“G06F30/331”专利分类搜索_专利查询_文献下载_出售_求购_买卖_交易

钻瓜专利网为您找到相关结果456个，建议您升级VIP下载更多相关专利

[发明专利]一种对加法器进行时序分析的方法及装置-CN202310301691.8有效
发明人：曲志明;吴明杰;刘洋 -专利权人：中科亿海微电子科技（苏州）有限公司
申请日： 2023-03-27 - 公布日： 2023-06-16 - 主分类号： G06F30/3312 文献下载
摘要：本发明提供了一种对加法器进行时序分析的方法及装置，通过将有加法器属性的逻辑单元Cell都单独提取出来重新封装成加法器箱子，从而使加法器逻辑单元独立出来，并且发现，加法器在时序分析时，其时序计算只与信号所输入的端口以及输出端口有关，因此预先计算出每个输入端口到各输出端口的延时并保存，在以后的时序分析中，对于加法器，只需要提取保存的时序延时即可，由于在一个FPGA中，有很多的加法器，通过本发明的方法，可以节省大量的延时计算时间，提高了时序分析的速度。
一种加法器进行时序分析方法装置

[发明专利]变压器模型的仿真方法、控制方法、电子设备及存储介质-CN201911094688.3有效
发明人：王俊逸;李晔;魏明洋 -专利权人：上海科梁信息科技股份有限公司
申请日： 2019-11-11 - 公布日： 2023-06-16 - 主分类号： G06F30/331 文献下载
摘要：本发明实施例涉及电力系统变压器仿真领域，公开了变压器模型的仿真方法、控制方法、电子设备及存储介质。本发明中，包括：根据预建立的电路模型的部件类型将电路模型分为多个配置参数，其中，每一个配置参数代表一种部件类型；根据多个配置参数依次进行建模得到建模后的多个子电路模型；根据电路模型的电路连接规则对多个子电路模型进行组合，得到建模后的仿真电路模型。根据预建立的电路模型的部件类型将电路模型分为多个配置参数，根据配置参数构建得到子电路模型，相比于对整体模型进行建模来讲，简化了建模的过程，最后，再将多个子电路模型进行组合，得到目标电路模型，实现对变压器的仿真，且仿真电路模型可以实现高速、高精度解算。
变压器模型仿真方法控制电子设备存储介质

[发明专利]一种基于硬件仿真加速器的指令集模拟器校准方法-CN201910858569.4有效
发明人：胡向东;倪超;陈诚;刘晓峰;文俊杰 -专利权人：上海高性能集成电路设计中心
申请日： 2019-09-11 - 公布日： 2023-06-16 - 主分类号： G06F30/331 文献下载
摘要：本发明涉及一种基于硬件仿真加速器的指令集模拟器校准方法，包括以下步骤：在现有微处理器设计的基础上通过硬件仿真加速器运行操作系统程序，同时捕获所有的仿真轨迹作为基准模型轨迹；在指令集模拟器上运行所述操作系统程序，同时捕获所有的仿真轨迹；将指令集模拟器上生成的仿真轨迹与基准模型的轨迹进行逐条对比，实现对指令集模拟器的校对。本发明能够缩短重复的查错时间，提高验证效率。
一种基于硬件仿真加速器指令模拟器校准方法

[发明专利]一种三维芯片与电子设备-CN202310077964.5在审
发明人：王玉冰;韩洋;于海林 -专利权人：西安紫光国芯半导体有限公司
申请日： 2023-01-29 - 公布日： 2023-06-13 - 主分类号： G06F30/3315 文献下载
摘要：本申请公开了一种三维芯片与电子设备，该三维芯片包括逻辑芯片与存储芯片，存储芯片的第一键合面包括多个第一连接端口；逻辑芯片包括第二键合面、物理连接层和物理逻辑层，物理连接层中的物理连接线在第二键合面上形成多个第二连接端口；第二连接端口与第一连接端口一一对应连接，以使逻辑芯片与存储芯片三维堆叠连接；物理逻辑层包括一一对应的多个输入端以及多个输出端，输入端连接逻辑芯片的功能电路，输出端与物理连接线一一对应连接；其中，第二连接端口的密度小于物理连接线的第二端的密度。本申请将逻辑芯片的物理层分解为物理连接层与物理逻辑层，且设置第二连接端口的密度小于物理连接线的第二端的密度，减小物理层的占用面积。
一种三维芯片电子设备

[发明专利]一种时序预警电路系统、方法以及数字集成电路-CN202211358746.0有效
发明人：田勇;杨益轩;王琛;黄杨程;宋振宇 -专利权人：广州鸿博微电子技术有限公司
申请日： 2022-11-01 - 公布日： 2023-06-13 - 主分类号： G06F30/3312 文献下载
摘要：本申请实施例公开了一种时序预警电路系统，该系统包括算法初始存储模块、算法计算模块以及算法结果比较模块；该算法初始存储模块用于，接收并保存控制电路传送的算法初始化数据发送至算法计算模块；该算法计算模块用于，对所选择的算法计算电路进行使能以及初始化，利用算法计算电路以及对应的计算数据进行运算得到计算结果，并将计算结果发送至算法结果比较模块；该算法结果比较模块用于，将接收到的计算结果与算法选择数据对应的标准结果数据进行比较，并输出预警信号至控制电路；实现了对数字集成电路时序的监测，并在数字集成电路的时序异常时输出预警信号以使数字集成电路的控制电路可以进行相关的调整来保证电路可靠性及降低芯片整体功耗。
一种时序预警电路系统方法以及数字集成电路

[发明专利]数字电路的分析方法、装置、电子设备、存储介质-CN202111664450.7在审
发明人：王毓千;高鹏鹏;梁洪昌;晋大师 -专利权人：海光信息技术股份有限公司
申请日： 2021-12-31 - 公布日： 2023-06-09 - 主分类号： G06F30/331 文献下载
摘要：一种数字电路的分析方法、装置、电子设备、存储介质。该数字电路的分析方法包括：定数字电路中的至少一条关键路径；对至少一条关键路径中的每条关键路径执行关键时钟周期检测，以得到至少一条关键路径对应的N个关键时钟周期；响应于N大于1，将N个关键时钟周期作为N个备选分析场景分别进行电压降分析，以确定数字电路对应的电压降分析结果；其中，关键时钟周期检测包括：确定关键路径包括的多个分析节点；获取多个分析节点分别对应的多个仿真波形；基于多个仿真波形，提取关键路径对应的p个关键时钟周期。该数字电路的分析方法实现更加精确的电压降分析，捕获准确的工作电压变化，降低不相关的最坏情况下的过度设计，显著提升设计裕量。
数字电路分析方法装置电子设备存储介质

[发明专利]一种面向GPU芯片渲染输出单元性能仿真方法及平台-CN201911147540.1有效
发明人：吴晓成;姜丽云;张少锋;陈佳;许宏杰;韩立敏 -专利权人：中国航空工业集团公司西安航空计算技术研究所
申请日： 2019-11-21 - 公布日： 2023-06-09 - 主分类号： G06F30/331 文献下载
摘要：本发明涉及计算机硬件验证技术领域，尤其涉及一种面向GPU芯片的渲染输出单元性能验证方法及平台。本发明采用的方法是搭建基于SystemC的图形处理单元GPU芯片TLM虚拟原型平台(该虚拟原型验证平台包括光栅化单元、渲染输出单元、颜色缓冲区单元和深度缓冲区单元)，通过将GPU渲染输出单元的TLM事务级端口转化为硬件信号级端口，把渲染输出RTL单元嵌入到TLM虚拟原型平台中，对GPU的RTL进行模块级、系统级功能仿真来验证渲染输出单元是否满足对应模型的性能指标。可以在FPGA阶段之前，提前验证GPU渲染输出单元的性能是否满足要求，加快GPU芯片后续阶段的开发和验证工作。
一种面向 gpu 芯片渲染输出单元性能仿真方法平台

[发明专利]用于对片上系统进行后仿真的方法和仿真平台-CN202310258993.1有效
发明人：请求不公布姓名 -专利权人：摩尔线程智能科技（北京）有限责任公司
申请日： 2023-03-17 - 公布日： 2023-06-09 - 主分类号： G06F30/3312 文献下载
摘要：本申请了公开了用于对片上系统进行后仿真的方法和仿真平台。所述片上系统包括多个模块，所述方法包括：为所述片上系统内的多个模块中的每一个模块创建时序检查白名单；以及关闭对自定义子系统的目标模块的时序检查白名单内所包括的元器件的时序检查，以对所述自定义子系统进行后仿真。
用于系统进行仿真方法平台

[发明专利]用于后仿真的方法和仿真平台-CN202310258994.6有效
发明人：请求不公布姓名 -专利权人：摩尔线程智能科技（北京）有限责任公司
申请日： 2023-03-17 - 公布日： 2023-06-09 - 主分类号： G06F30/3312 文献下载
摘要：本申请公开了用于后仿真的方法和仿真平台。所述方法包括：用第一模块的代理组件接管所述第一模块的接口，以使所述代理组件代替所述第一模块来与第二模块交互；解析所述第二模块的标准延迟格式文件以确定所述代理组件的相应接口的延迟补偿量，其中所述代理组件与所述第二模块使用同一时钟源；以及将所述延迟补偿量添加到所述代理组件的相应接口上。
用于仿真方法平台

[发明专利]用于对片上系统进行后仿真的方法和仿真平台-CN202310258992.7在审
发明人：请求不公布姓名 -专利权人：摩尔线程智能科技（北京）有限责任公司
申请日： 2023-03-17 - 公布日： 2023-06-06 - 主分类号： G06F30/3312 文献下载
摘要：本申请公开了用于对片上系统进行后仿真的方法和仿真平台。所述片上系统包括多个模块，所述方法包括：根据仿真命令在仿真平台中配置待后仿真的自定义子系统；将所述片上系统的除了所述自定义子系统之外的其他模块用空壳文件替代；根据仿真命令确定所述自定义子系统的后仿真文件，以及基于所述后仿真文件对所述自定义子系统进行后仿真。
用于系统进行仿真方法平台

[发明专利]一种电容式电压互感器缺陷仿真模型系统及实现方法-CN202310294109.X有效
发明人：苏本超;韩长庚;李磊;赵虎;刘斌;马飞;王彤彤;杨涛;于世慧;张家义;赵玉东;张思思 -专利权人：山东泰开互感器有限公司
申请日： 2023-03-24 - 公布日： 2023-06-06 - 主分类号： G06F30/331 文献下载
摘要：本发明提供一种电容式电压互感器缺陷仿真模型系统及实现方法，属于电压互感器生产技术领域，所述系统包括电容式电压互感器和缺陷仿真元件；缺陷仿真元件包括电容单元、可调电阻、击穿仿真开关、二次绕组断路仿真开关、二次绕组短路仿真开关和误差调节绕组短路开关；击穿仿真开关与电容单元并联；可调电阻串联在一个二次绕组回路中，二次绕组断路仿真开关与可调电阻并联；二次绕组短路仿真开关与一个二次绕组并联；一次绕组一端与中压端子连接，一次绕组另一端连接有补偿电抗器，误差调节绕组短路开关与补偿电抗器并联。本发明可准确判断电容式电压互感器故障状态，有助于变电站现场制定解决方案，提高变电站现场解决问题的效率，减少资源浪费。
一种电容电压互感器缺陷仿真模型系统实现方法

[发明专利]集成电路设计方法、装置、电子设备和可读存储介质-CN202110724884.5有效
发明人：汪波;王万丰 -专利权人：海光信息技术股份有限公司
申请日： 2021-06-29 - 公布日： 2023-06-06 - 主分类号： G06F30/3312 文献下载
摘要：一种集成电路设计方法、装置、电子设备和计算机可读存储介质。该集成电路设计方法包括：获取多个时序路径中发生时序违反的至少一个目标时序违反路径；确定至少一个目标时序违反路径的逻辑单元集合，逻辑单元集合中的元素为至少一个目标时序违反路径所包含的逻辑单元；计算逻辑单元集合中每个逻辑单元对应的特征距离；基于每个逻辑单元对应的特征距离，从逻辑单元集合中确定目标单元；以及基于目标单元，复制初始集成电路中的至少部分电路逻辑结构而得到克隆电路逻辑结构，以利用克隆电路逻辑结构降低目标时序违反路径的时序违反程度。该方法可以缩短逻辑复制的时间，可以自动对较多的时序违反路径进行处理，从而提高了实现时序收敛的效率。
集成电路设计方法装置电子设备可读存储介质

[发明专利]基于多相电平敏感锁存器的集成电路优化系统和方法-CN202211570494.8在审
发明人：刘保 -专利权人：珠海錾芯半导体有限公司
申请日： 2019-09-26 - 公布日： 2023-06-02 - 主分类号： G06F30/3315 文献下载
摘要：基于多相电平敏感锁存器的集成电路优化系统和方法。本发明涉及一种集成电路优化系统和方法，该方法包括将边沿触发的时序元件(比如，触发器)转换为包含多相电平敏感锁存器的等效模块，继而采用某些基于电平敏感锁存器的优化技术，比如电平敏感锁存器重定时、和基于预测或者检测通过电平敏感锁存器的信号传输的优于最坏情况设计。本发明还涉及一种集成电路，其包含：边缘触发时序元件；部署在关键时序路径上的多相电平敏感锁存器；以及在所述多相电平敏感锁存器之间的逻辑线网，逻辑线网的输入信号来自第一组相位相同或相近的电平敏感锁存器，逻辑线网的输出信号送达到第二组相位相同或相近的电平敏感锁存器，第一组电平敏感锁存器和第二组电平敏感锁存器相位不同。
基于多相电平敏感锁存器集成电路优化系统方法

[发明专利]一种基于可视化建模的FPGA仿真验证系统和方法-CN202010146039.X有效
发明人：卢航;敬祥;史龙飞 -专利权人：中国工程物理研究院计算机应用研究所
申请日： 2020-03-05 - 公布日： 2023-05-30 - 主分类号： G06F30/331 文献下载
摘要：一种基于可视化建模的FPGA仿真验证系统，基于可视化建模的FPGA仿真验证系统和方法，包括上位机系统和下位机系统；上位机系统包括依次通讯连接的可视化管理模块、可视化构建模块、平台代码生成模块和网络数据发送模块；下位机系统包括依次通讯连接的网络数据接收模块、网络数据解析模块、网络数据存储模块、网络数据命令执行模块和仿真验证模块；网络数据接收模块通讯连接网络数据发送模块；本发明还提出了一种基于可视化建模的FPGA仿真验证方法。本发明采用的可视化建模方法，能快速高效的构建出满足要求的FPGA仿真验证平台，并通过网络实现FPGA仿真远程控制，显著提升FPGA仿真验证的效率和充分性。
一种基于可视化建模 fpga 仿真验证系统方法

[发明专利]用于静态时序分析的转换时间处理装置及方法-CN202310099304.7在审
发明人：李博伦 -专利权人：海宁奕斯伟集成电路设计有限公司;北京奕斯伟计算技术股份有限公司
申请日： 2023-01-29 - 公布日： 2023-05-26 - 主分类号： G06F30/3312 文献下载
摘要：本申请公开了一种用于静态时序分析的转换时间处理装置及方法，涉及时序分析技术领域，主要目的在于在降低静态时序分析的算力消耗的同时，提高静态时序分析结果的准确性；用于静态时序分析的转换时间处理装置包括：选取模块，用于从待时序分析的电路中选取目标电路单元和非目标电路单元；第一处理模块，用于对于所述目标电路单元，对所述目标电路单元的所有输出信号的转换时间进行合并处理，并将所述所有输出信号的转换时间均替换为合并处理所得的转换时间；第二处理模块，用于对于所述非目标电路单元，对所述非目标电路单元的所有输出信号的转换时间维持不变。
用于静态时序分析转换时间处理装置方法