“G06F30/331”专利分类搜索_专利查询_文献下载_出售_求购_买卖_交易

钻瓜专利网为您找到相关结果456个，建议您升级VIP下载更多相关专利

[发明专利]一种基于蒙特卡罗仿真的嵌入式系统时序分析方法-CN202210235027.3在审
发明人：朱怡安;史先琛;李联;吴东东;周卫 -专利权人：西北工业大学
申请日： 2022-03-11 - 公布日： 2022-07-29 - 主分类号： G06F30/3312 文献下载
摘要：本发明涉及一种基于蒙特卡罗仿真的嵌入式系统时序分析方法。本方法使用概率模型替代传统的确定性模型，分别使用概率分布函数和时间区间来描述任务和中断的时间参数，相比较于传统的单一数值参数，该模型更加精确。通过蒙特卡洛仿真方法，得出嵌入式系统中任务满足可调度性和依赖关系的概率值，得出时序分析的量化结果，解决传统方法分析结果过于保守和系统利用率低的问题。
一种基于蒙特卡罗仿真嵌入式系统时序分析方法

[发明专利]在验证期间的逻辑设计中的根时钟频率的动态调整-CN202111110133.0有效
发明人：朱嘉华 -专利权人：芯华章科技股份有限公司
申请日： 2021-09-18 - 公布日： 2022-07-22 - 主分类号： G06F30/3312 文献下载
摘要：一种用于动态地调整仿真系统上的逻辑系统设计的根时钟频率的方法包括：识别从所述逻辑系统设计的多个信号输入中的一个到所述逻辑系统设计的多个信号输出中的一个的多个信号路径，所述多个信号路径中的每一个具有信号传播延迟；使用放置在目标信号输入处的校验逻辑来确定当前根时钟周期中到目标信号输入的输入信号的状态；基于在所述当前根时钟周期中到所述目标信号输入的所述输入信号的所述状态以及沿着与所述目标信号输入相关联的每个信号路径的一个或多个逻辑器件，从所述当前根时钟周期中的所述多个信号路径中确定目标信号路径；以及基于排除目标信号路径的多个信号路径的信号传播延迟的最长信号传播延迟来确定逻辑系统设计的根时钟频率。
验证期间逻辑设计中的时钟频率动态调整

[发明专利]一种多层次分组方法及装置-CN202210249362.9有效
发明人：邵中尉;张吉锋 -专利权人：上海国微思尔芯技术股份有限公司
申请日： 2022-03-15 - 公布日： 2022-07-15 - 主分类号： G06F30/331 文献下载
摘要：本申请提供了一种多层次分组方法及装置，先获取与芯片设计相匹配的初始适用组网，再调用分组引擎对芯片设计在适用组网上逐层进行分组以得到分组结果及性能表现报告，并在每层分组时先对通信成员进行标记，最后根据性能表现报告调整分组引擎和\或调整所述适用组网重新进行分组，通过迭代直至得到满足要求的分组结果。本申请的方案借助多叉树能够支持任意层次的分组，灵活方便，可扩展性强。通过反馈、迭代，可以逐步完善分组结果。同时，通过标记通信成员可以解决通信资源利用效率不高的问题，信号可通过富余的通信资源进行传递，避免了局域通信出现瓶颈，从而提高了整个验证系统的工作频率，进而大幅提升了验证系统的性能。
一种多层次分组方法装置

[发明专利]基于仿真元件的仿真方法、系统、设备和介质-CN202210388809.0在审
发明人：王瑞荡;张银抢;汪会扬 -专利权人：上海闻泰信息技术有限公司
申请日： 2022-04-12 - 公布日： 2022-07-01 - 主分类号： G06F30/331 文献下载
摘要：本申请公开了一种基于仿真元件的仿真方法、系统、设备和介质，所述方法包括：获取待仿真的目标电路，并根据所述目标电路确定至少一个目标仿真元件；从仿真元件库中获取每个所述目标仿真元件对应的仿真曲线，每个所述仿真曲线包含其所对应的所述目标仿真元件的电学特性参数，所述电学特性参数包含所述目标仿真元件的寄生参数；基于所述目标电路记载的至少一个所述目标仿真元件的连接关系以及所述仿真曲线，对所述目标电路进行仿真模拟，能够基于精确仿真测试数据建立的仿真元件库中的仿真曲线进行仿真模拟，有效提高电路板设计时仿真数据的真实性和可靠性。
基于仿真元件方法系统设备介质

[发明专利]用于硬件加速器的存储—计算模块互联电路自动设计方法-CN202210379803.7有效
发明人：梁云;贾连成 -专利权人：北京大学
申请日： 2022-04-12 - 公布日： 2022-07-01 - 主分类号： G06F30/331 文献下载
摘要：本发明公布了一种用于硬件加速器的存储—计算模块互联电路自动设计方法，通过时空变换STT对数据在硬件加速器存储模块中的预期行为进行分析，对存储模块中的数据重用进行计算并分类，进一步自动选择最优存储‑计算模块互联电路方式并实现组播互联或旋转互联。本发明能够有效的提升硬件存储—计算模块的互联效率，减少了对存储资源的消耗。
用于硬件加速器存储计算模块电路自动设计方法

[发明专利]闪存控制器的验证系统-CN202210340634.6有效
发明人：薛红军;孙丽华;陈力 -专利权人：北京得瑞领新科技有限公司
申请日： 2022-04-02 - 公布日： 2022-06-24 - 主分类号： G06F30/331 文献下载
摘要：本发明涉及一种闪存控制器的验证系统，包括主机操作平台、闪存控制器验证平台和闪存介质仿真平台；主机操作平台用于提供操作页面；生成测试用例配置参数发送至闪存控制器验证平台，选择对应的模型参数，将模型参数和测试条件发送至闪存介质仿真平台，在接收到执行结果后确定闪存控制器验证结果；闪存控制器验证平台用于对测试用例进行配置，生成测试指令发送至闪存介质仿真平台，在接收到执行结果时反馈给主机操作平台；闪存介质仿真平台用于对神经网络模型进行参数配置，得到闪存介质仿真模型，对测试条件配置，通过闪存介质仿真模型执行测试指令，将执行结果反馈至闪存控制器验证平台。本发明不需要闪存介质，验证成本低，验证方便。
闪存控制器验证系统

[发明专利]生成标准延时格式文件的方法和装置-CN201711284392.9有效
发明人：孙一 -专利权人：展讯通信（上海）有限公司
申请日： 2017-12-07 - 公布日： 2022-06-24 - 主分类号： G06F30/3312 文献下载
摘要：本发明提供一种生成标准延时格式文件的方法和装置。所述方法包括：根据芯片所使用的标准单元库及输入文件，对芯片进行时序分析，确定时序违例的标准单元；使用时序违例的标准单元的满足Setup/Hold时序要求的虚拟单元替换时序违例的标准单元，得到修复时序的tcl格式文件；根据tcl格式文件，生成满足Setup/Hold时序要求的标准延时格式文件；将标准延时格式文件中用于替换时序违例的标准单元的虚拟单元的名称修改为被替换的时序违例的标准单元的名称，得到最终的标准延时格式文件。本发明能够在不改变网表的情况下，在后端时序收敛前期生成同时满足Setup/Hold时序要求的SDF文件。
生成标准延时格式文件方法装置

[发明专利]芯片IO引脚验证系统和方法-CN202011185882.5有效
发明人：赖太平 -专利权人：厦门紫光展锐科技有限公司
申请日： 2020-10-29 - 公布日： 2022-06-21 - 主分类号： G06F30/331 文献下载
摘要：本发明公开了一种芯片IO引脚验证系统和方法，其中芯片IO引脚验证系统包括主机、辅助设备；辅助设备包括若干辅助引脚，每一个辅助引脚分别与一个IO引脚对应电连接；辅助设备将配置辅助引脚上的电平信号在对象输出引脚上输出；主机读取对象输出引脚，并根据对象输出引脚的电平配置对象输入引脚；辅助设备将对象输入引脚上的电平信号在辅助目标引脚上输出；被测芯片根据预设测试配置响应当前待测引脚的电平信号以生成结果数据，并将结果数据保存至测试结果文件；主机读取测试结果文件以判断对应的IO引脚是否正常。本发明无需人工切换测试设备与被测芯片的引脚之间的连接，明显提高了测试验证的效率。
芯片 io 引脚验证系统方法

[发明专利]一种印刷电路板的仿真方法及装置-CN202210199919.2在审
发明人：祝宇怀;倪卫华;郑朝晖 -专利权人：上海季丰电子股份有限公司
申请日： 2022-03-02 - 公布日： 2022-06-17 - 主分类号： G06F30/331 文献下载
摘要：本公开涉及电子产品技术领域，提供了一种印刷电路板的仿真方法及装置。该方法包括：获取待检印刷电路板的设计图纸文件，设计图纸文件包括叠层文件和钻孔文件；根据叠层文件对待检印刷电路板进行区域划分，得到第一区域划分结果，根据钻孔文件对待检印刷电路板进行区域划分，得到第二区域划分结果；根据第一、第二区域划分结果，确定待检印刷电路板的第一、第二和第三结构区域；分别确定与第一、第二和第三结构区域对应的第一、第二、第三预估值；对第一、第二和第三预估值进行仿真运算，得到待检印刷电路板的最终仿真结果。本公开不仅提高了PCB仿真检测的效率，还提高了PCB仿真检测的效果，且可实现规模化检测。
一种印刷电路板仿真方法装置

[发明专利]用于回归测试的参数调优、文件建立方法及其装置-CN202210376773.4有效
发明人：杨晶晶;王芳;魏炽频 -专利权人：北京象帝先计算技术有限公司
申请日： 2022-04-12 - 公布日： 2022-06-17 - 主分类号： G06F30/331 文献下载
摘要：本公开提供一种用于回归测试的参数调优、文件建立的方法及其装置，通过获取测试计划中的多个测试点、多个测试用例与回归测试的控制参数之间的关联关系，经由该关联关系将测试计划与回归测试的控制参数关联形成整体，避免测试计划与回归测试之间的独立维护和同步，进一步基于该关联关系，对多个测试用例对应的控制参数进行调整，获得调整后的控制参数，实现了芯片测试计划与回归测试之间的关联维护和回归测试的控制参数的整体优化，降低了人工工作量，提高了回归测试效率和准确率。
用于回归测试参数文件建立方法及其装置

[发明专利]FPGA电路后仿真验证方法、装置、电子设备及存储介质-CN202210176508.1在审
发明人：吴兴云;张勇;温长清 -专利权人：深圳市紫光同创电子有限公司
申请日： 2022-02-24 - 公布日： 2022-06-14 - 主分类号： G06F30/3315 文献下载
摘要：本发明提供了一种FPGA电路后仿真验证方法、装置、电子设备及计算机可读存储介质。本发明提供的FPGA电路后仿真验证方法，包括：获取电路器件时延信息及线时延信息；根据所述电路器件时延信息及线时延信息获取时序信息文件，根据所述时序信息文件对电路进行时序反标；根据时序反标后的电路及端口信号的时延进行仿真验证，得到电路仿真验证结果。本发明提供的FPGA电路后仿真验证方法，提高了FPGA电路后仿真验证的效率。
fpga 电路仿真验证方法装置电子设备存储介质

[发明专利]提升时钟精确级的芯片架构模型、建模方法、装置及介质-CN202210515601.0在审
发明人：孙建康;张竞丹;陈成;樊良辉;刘周平 -专利权人：西安芯瞳半导体技术有限公司
申请日： 2022-05-12 - 公布日： 2022-06-14 - 主分类号： G06F30/3312 文献下载
摘要：本发明实施例公开了一种提升时钟精确级的芯片架构模型、建模方法、装置及介质；该芯片架构模型包括：对芯片系统架构进行建模的建模元素；其中，所述建模元素包括组件、组件间的排列以及组件间的交互三类；将所述芯片系统架构划分为系统层面和组件层面；所述建模元素中组件间的排列以及组件间的交互基于所述系统层面能够被设定的架构描述语言描述；所述建模元素中被描述组件的行为基于所述组件层面相应于所述被描述组件的类型描述。
提升时钟精确芯片架构模型建模方法装置介质

[发明专利]基于FPGA的模拟速度的脉冲生成装置、方法，及计算机设备-CN201811141186.7有效
发明人：吕世超;黄诚雄;薄云览 -专利权人：比亚迪股份有限公司
申请日： 2018-09-28 - 公布日： 2022-06-14 - 主分类号： G06F30/331 文献下载
摘要：本发明提出一种基于FPGA的模拟速度的脉冲生成装置、方法，及计算机设备，该装置包括中央控制器和FPGA模块，中央控制器和FPGA模块之间进行数据通信，其中，中央控制器，用于生成指令信息，并将指令信息发送至FPGA模块；FPGA模块，用于接收中央控制器发送的指令信息，并生成与指令信息所描述的参数对应的目标速度脉冲，其中，目标速度脉冲为连续且频率动态可变的速度脉冲。通过本发明能够有效满足脉冲持续性、可变性的脉冲输出需求，保障速度脉冲模拟控制的时效性。
基于 fpga 模拟速度脉冲生成装置方法计算机设备

[发明专利]基于FPGA原型的SoC软硬件协同验证系统及方法-CN202210316089.7在审
发明人：王红霞;刘鸿瑾;王宏;张绍林;李宾;王小波;牟宁;马远航;宋佳伟;付宝玲 -专利权人：北京轩宇空间科技有限公司
申请日： 2022-03-29 - 公布日： 2022-06-10 - 主分类号： G06F30/331 文献下载
摘要：本发明基于FPGA原型的SoC软硬件协同验证系统及方法，其中系统包括多台计算机，通过物理接口连接至多台计算机上的至少第一套FPGA原型验证平台以及通过物理接口连接至多台计算机上的至少第二套FPGA原型验证平台。本发明通过设置两套FPGA原型验证平台，满足了高性能SoC接口分类测试操作，其中，第一套FPGA原型验证平台用于通用接口转接测试验证，第二套FPGA原型验证平台对专用接口转接测试验证，本发明采用模块化设计思路，改进了基于FPGA原型的协同验证方法，本发明提供的系统及方法复用性强，避免了多个系统重复开发，极大提高了芯片流片前的验证进度，缩小软硬件的整合时间。
基于 fpga 原型 soc 软硬件协同验证系统方法

[发明专利]标准单元时序模型的抽取方法、装置、设备及存储介质-CN202010294974.0有效
发明人：马卓;赵悦;薛彤;田金峰;丁军锋;周朝旭;王春雷;宋佳利;刘登龙;郭御风;张明;张少华 -专利权人：飞腾信息技术有限公司
申请日： 2020-04-15 - 公布日： 2022-06-10 - 主分类号： G06F30/3312 文献下载
摘要：本发明提供了一种标准单元时序模型的抽取方法、装置、设备及存储介质，该抽取方法包括：将需抽取时序模型的第一标准单元放置于版图的中心位置；从标准单元库中随机选择需添加于第一标准单元周围的多个第二标准单元；在版图中对多个第二标准单元进行布局摆放，得到版图文件；对版图文件中的电源线的连接方式、第一标准单元的引脚连接方式以及第二标准单元的引脚连接方式进行处理；对版图文件中的寄生参数进行提取，生成寄生参数网表，根据寄生参数网表，抽取第一标准单元的时序信息；重复上述步骤，直至得到预设数量的时序信息，将预设数量的时序信息的平均值作为第一标准单元的时序模型。本发明能提高标准单元库时序信息的准确性。
标准单元时序模型抽取方法装置设备存储介质