[发明专利]一种面向大规模ASIC芯片的多芯片联合验证方法及装置

说明书

本发明公开了一种面向大规模ASIC芯片的多芯片联合验证方法及装置，本发明包括将待验证的ASIC芯片的逻辑划分为N个逻辑单元；将N个逻辑单元映射到N个结构相同、且相互连接的FPGA芯片中，并将该ASIC芯片的各个逻辑单元分别写入对应的FPGA芯片，形成该ASIC芯片的FPGA原型验证系统；通过FPGA原型验证系统执行对该ASIC芯片的完备性验证。本发明能够实现大规模ASIC芯片的FPGA验证，保证了验证完备性，可以有效发现芯片设计的性能瓶颈和功能缺陷，从而有针对性地指导芯片硬件的结构规划和逻辑设计以及系统软件的性能优化。

技术领域

本发明属于高性能计算领域的芯片验证技术，具体涉及一种面向大规模ASIC(Application Specific Integrated Circuit，专用集成电路)芯片的多芯片联合验证方法及装置。

背景技术

ASIC芯片的逻辑正确性可通过FPGA原型验证系统进行验证。另外，通过FPGA原型验证系统的构建，一方面可以对系统的高速信号传输、机械结构、通风散热、PCB(PrintedCircuit Board，印制电路板)设计等进行有效的硬件试验；另一方面可以在验证平台上进行固件、操作系统等系统软件的开发和调试。与此同时，通过对FPGA(Field ProgrammingGate Array，现场可编程门阵列)原型验证系统的性能评测，可以有效发现性能瓶颈，从而有针对性地指导硬件的结构规划和逻辑设计以及系统软件的性能优化，并且可以对最终目标系统的性能进行一定程度的预测。

通过FPGA原型验证系统对ASIC芯片进行FPGA原型验证的主要优势包括：构成原型系统，对接真实软件行为，并可对软硬件各方面的设计进行集中检验；运行速度快，可进行长时间压力测试，测试强度大。因此，基于FPGA原型验证来对大规模ASIC芯片进行真实的长时间压力测试，确认各主要功能满足预期设计目标。随着HPC(High PerformanceComputer，高性能计算机)计算速度从千万亿次级(P级，Petascale)向百亿亿次级(E级，Exascale)的不断提升，微处理器芯片以及互连网络芯片规模越来越大，管脚越来越多，逻辑越来越复杂，逻辑规模超过了当时所能使用的高端FPGA芯片的容量，怎么将超大规模的ASIC逻辑映射到FPGA芯片中是FPGA原型验证需要解决的一个关键难题。

发明内容

本发明要解决的技术问题：针对现有技术的上述问题，提供一种面向大规模ASIC芯片的多芯片联合验证方法及装置，本发明能够将超大规模的ASIC逻辑映射到多个FPGA芯片中，通过多芯片联合验证，实现在FPGA原型系统上进行全面验证，能够实现大规模ASIC芯片的FPGA验证，保证了验证完备性，可以有效发现芯片设计的性能瓶颈和功能缺陷，从而有针对性地指导芯片硬件的结构规划和逻辑设计以及系统软件的性能优化。

为了解决上述技术问题，本发明采用的技术方案为：

一种面向大规模ASIC芯片的多芯片联合验证方法，包括：

1)将待验证的ASIC芯片的逻辑划分为N个逻辑单元；

2)将N个逻辑单元映射到N个结构相同、且相互连接的FPGA芯片中，使得FPGA芯片之间的通信链路构成逻辑单元之间的互联总线、各个FPGA芯片的对外端口共同构成该ASIC芯片的端口，并将该ASIC芯片的各个逻辑单元写入对应的FPGA芯片，形成该ASIC芯片的FPGA原型验证系统；

3)通过所述FPGA原型验证系统执行对该ASIC芯片的完备性验证。

可选地，步骤2)中将N个逻辑单元映射到N个结构相同、时钟保持同步、且相互连接的FPGA芯片中，使得FPGA芯片之间的通信链路构成逻辑单元之间的互联总线、各个FPGA芯片的对外端口共同构成该ASIC芯片的端口包括：将该ASIC芯片的P个端口划分为N份，使得每一个FPGA芯片包含P/N个对外端口共同构成该ASIC芯片的端口，同时每一个FPGA芯片均包含作为复位以及网络管理信号的传输总线端口使用的多个控制端口，以及用于与其余N-1个FPGA芯片相连的芯片间互联端口。