[发明专利]一种面向大规模ASIC芯片的多芯片联合验证方法及装置

权利要求书

1.一种面向大规模ASIC芯片的多芯片联合验证方法，其特征在于，包括：

1）将待验证的ASIC芯片的逻辑划分为N个逻辑单元；

2）将N个逻辑单元映射到N个结构相同、且相互连接的FPGA芯片中，使得FPGA芯片之间的通信链路构成逻辑单元之间的互联总线、各个FPGA芯片的对外端口共同构成该ASIC芯片的端口，并将该ASIC芯片的各个逻辑单元分别写入对应的FPGA芯片，形成该ASIC芯片的FPGA原型验证系统；

3）通过所述FPGA原型验证系统执行对该ASIC芯片的完备性验证；

步骤2）中将N个逻辑单元映射到N个结构相同、且相互连接的FPGA芯片中，使得FPGA芯片之间的通信链路构成逻辑单元之间的互联总线、各个FPGA芯片的对外端口共同构成该ASIC芯片的端口包括：将该ASIC芯片的P个端口划分为N份，使得每一个FPGA芯片包含P/N个对外端口共同构成该ASIC芯片的端口，同时每一个FPGA芯片均包含作为复位以及网络管理信号的传输总线端口使用的多个控制端口，以及用于与其余N-1个FPGA芯片相连的芯片间互联端口；

步骤2）中将该ASIC芯片的各个逻辑单元分别进行转换后并写入对应的FPGA芯片时，还包括将该ASIC芯片的各个逻辑单元之间的通信机制修改为分时复用通信机制以实现对各个FPGA芯片之间的芯片间互联端口资源的分时复用；

步骤2）中形成该ASIC芯片的FPGA原型验证系统时，还包括采用统一的参考时钟源以及统一的时钟产生机制生成所述FPGA原型验证系统中所有的FPGA芯片所需的时钟信号，以使所有FPGA芯片的时钟保持同步。

2.根据权利要求1所述的面向大规模ASIC芯片的多芯片联合验证方法，其特征在于，步骤3）中通过所述FPGA原型验证系统执行对该ASIC芯片的完备性验证时，还包括在需要对所述FPGA原型验证系统中所有的FPGA芯片进行复位时，采用统一的复位信号实现对所述FPGA原型验证系统中所有的FPGA芯片进行复位。

3.根据权利要求1所述的面向大规模ASIC芯片的多芯片联合验证方法，其特征在于，步骤2）之后、步骤3）之前还包括对待验证的ASIC芯片、FPGA原型验证系统的逻辑功能进行等价性检查的步骤，且只有在等价性检查通过的条件下才跳转步骤3）。

4.一种使用权利要求1～3中任意一项所述面向大规模ASIC芯片的多芯片联合验证方法的多芯片联合验证装置，其特征在于，包括N个结构相同、且相互连接的验证板，所述验证板上设有用于写入待验证的ASIC芯片的逻辑单元的FPGA芯片，所述FPGA芯片之间的通信链路构成该ASIC芯片的逻辑单元之间的互联总线、各个FPGA芯片的对外端口共同构成该ASIC芯片的端口。

5.根据权利要求4所述的多芯片联合验证装置，其特征在于，所述验证板包括逻辑验证子板、通信接口扩展子板和测试接口扩展子板，所述逻辑验证子板上包括FPGA芯片和微控制器芯片，用于ASIC芯片的逻辑单元验证并构成基本调试环境；所述通信接口扩展子板上包括多个网络端口插座，用于ASIC芯片的多端口逻辑验证；所述测试接口扩展子板上包括多个测试插座，用于逻辑调试时FPGA内部信号的观测，所述通信接口扩展子板和逻辑验证子板之间通过电连接器连接，所述测试接口扩展子板焊接或通过电连接器连接在逻辑验证子板上。

6.一种面向大规模ASIC芯片的多芯片联合验证系统，包括相互连接的微处理器和存储器，其特征在于，该微处理器被编程或配置以执行权利要求1～3中任意一项所述面向大规模ASIC芯片的多芯片联合验证方法的步骤。

7.一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，其特征在于，该计算机程序用于被微处理器执行以实施权利要求1～3中任意一项所述面向大规模ASIC芯片的多芯片联合验证方法的步骤。