[发明专利]一种可重构神经网络处理器

说明书

本发明提供一种可重构神经网络处理器，所述处理器包括指令编译模块、模型映射模块、计算阵列控制模块和计算阵列；所述指令编译模块用于将待运行的各神经网络应用程序编译为网络运算指令；所述模型映射模块用于匹配网络运算指令对应的微操作码，并通过索引所述微操作码将对应神经网络应用程序映射到所述计算阵列，得到各神经网络应用程序在所述计算阵列上的计算单元集合；所述计算阵列控制模块用于控制各计算单元集合针对对应神经网络应用程序的读写和计算。本发明提供的处理器，实现支持多个神经网络的并行加速计算以及多个神经网络的协同计算，提高计算资源的利用率和神经网络并行处理能力。

技术领域

本发明涉及人工智能技术领域，尤其涉及一种可重构神经网络处理器。

背景技术

神经网络的发展应用不断推进人工智能技术的进步，广泛应用于图像、语音、文字处理领域。为解决复杂神经网络的计算速度、功耗等问题，针对神经网络的硬件加速器也备受关注。而由于传统CPU(Central Processing Unit，中央处理器)更注重于功能的通用性及控制的完整性，从而在架构设计上需要支持更多复杂的指令和更多样的中断切换，使其在复杂神经网络加速上性能较差。

目前，为了提升神经网络并行计算能力，基于GPU(Graphics Processing Unit，图形处理器)、FPGA(Field Programmable Gate Array，现场可编程门阵)、ASIC(ApplicationSpecific Integrated Circuit，专用集成电路)的加速计算方法和架构层出不穷，但都存在一定的问题：在大规模神经网络训练和推理计算上，GPU中大量的SIMD(SingleInstruction Multiple Data，单指令多数据)流计算资源可以极大提升并行加速能力，但计算资源冗余较多和功耗较大成为提升性能的瓶颈；基于FPGA的加速器在算法支持上不如GPU灵活，硬件编程时间相对较长，但其资源利用率和能效相对较高；采用ASIC的硬件加速器在性能和功耗方面都有很不错的表现，但其为了更高能效往往采用相对固定的神经网络任务模型，在算法更新迭代上难以跟进。

可重构计算芯片的架构设计具有类似FPGA的可配置能力，同时在性能和功耗方面与ASIC相近，然而，现有可重构神经网络加速方法的架构大都只注重于通过不同配置情况支持单网络计算任务，无法支持多个神经网络的并行计算。

发明内容

本发明提供一种可重构神经网络处理器，用以解决现有技术中无法支持多个神经网络的并行计算的缺陷，实现支持多个神经网络的并行计算。

本发明提供一种可重构神经网络处理器，包括指令编译模块、模型映射模块、计算阵列控制模块和计算阵列；

所述指令编译模块用于将待运行的各神经网络应用程序编译为网络运算指令；

所述模型映射模块用于匹配网络运算指令对应的微操作码，并通过索引所述微操作码将对应神经网络应用程序映射到所述计算阵列，得到各神经网络应用程序在所述计算阵列上的计算单元集合；任一计算单元集合用于独立计算对应神经网络应用程序的计算任务，或者用于与其余若干个计算单元集合协同计算各自对应的神经网络应用程序的计算任务，协同计算时各计算单元集合共享存储空间；

所述计算阵列控制模块用于控制各计算单元集合针对对应神经网络应用程序的读写和计算。

根据本发明提供的可重构神经网络处理器，各计算单元集合由若干个相邻的计算列构成，所述计算列为所述计算阵列中的一列计算单元；

各计算单元的两侧分设有移位缓存器；

当任一计算列单独构成一个计算单元集合时，所述任一计算列用于单独执行对应神经网络应用程序，所述任一计算列中各计算单元两侧的移位缓存器处于使能状态；