[发明专利]验证逻辑电路中的路径的方法、系统和介质

说明书

提供验证逻辑电路中的路径的方法、系统和介质。该验证逻辑电路中的路径的方法包括：确定在可测性设计DFT模式下要测试的多个第一路径；确定在功能模式下要测试的多个第二路径；确定在所述多个第一路径和所述多个第二路径中的不需要在功能模式下达到最优性能的第三路径；在功能模式下对所述第三路径设置时序约束，使得所述第三路径在a个时钟周期内达到目标性能，其中a小于或等于功能模式下的时钟频率与DFT模式下的时钟频率的比值、且a是正整数。如此，第三路径不需要在功能模式的较短时钟周期期间为了时序收敛而被过度优化，节约了对第三路径进行功能模式下的过度优化而产生的时间成本、资源成本等，提高了芯片设计效率。

技术领域

本申请涉及集成电路后端设计领域，且更具体地，涉及验证逻辑电路中的路径的方法、系统、介质和程序产品。

背景技术

集成电路从设计到产品一般要经历以下几个步骤才能成为产品：

1.设计过程：集成电路设计一般从编写HDL代码开始，首先进行逻辑综合、验证将设计转变成门级网表，然后进行布局布线变成最终的版图。

2.制造过程：代工厂接受来自设计者的版图数据(GDSII)将其制成掩膜版(mask)，然后通过复杂的制造过程将期望的电路做在晶圆片上，这时晶圆片上已经包含了若干个芯片的原型－－裸片(die)。

3.晶圆片测试：制造好的晶圆片需要进行严格的测试然后划片、封装，实际上只有那些通过测试的裸片才会进行封装，而未通过测试的裸片被淘汰。经过封装的裸片就变成芯片。

4.芯片测试：通过晶圆片测试和封装的芯片还不能算真正的产品，它仍然要进一步进行测试确认没有故障才能成为真正的半导体产品。从这个过程可以看出，测试是半导体产品实现过程中一个必不可少的环节。

测试问题在测试之前就是测试模式生成和测试模式验证(时序验证)问题；而在测试的时候就是测试向量施加和测试响应检测及结果判断问题。测试为最终的半导体产品的质量和可靠性提供一种度量。测试是设计过程中验证(Verification)工作的继续，它实际上是对实际芯片的验证过程。

测试分功能测试(function test)和制造测试(结构测试)。功能测试主要寻找设计上可能存在的错误，它是用来验证电路中的逻辑行为，是验证过程的延续，如果存在错误，需要进行故障诊断。制造测试用于寻找在制造过程中可能存在的制造缺陷。

可测性设计DFT(design for test)就是指为了使测试(制造测试)尽可能简单而有意识地在设计中加入一定附加逻辑的设计方法。可测性设计缩短产品进入市场时间，即TTM(time to market)，降低测试费用即COT(cost of test)，提高产品质量。

由于测试的重要性，因此需要提高测试的效率的改进方案。

发明内容

为了解决现有技术的至少一些问题，提出本发明的技术方案。

根据本发明的一个方面，提供一种验证逻辑电路中的路径的方法，包括：确定在可测性设计DFT模式下要测试的多个第一路径；确定在功能模式下要测试的多个第二路径；确定在多个第一路径和多个第二路径中的不需要在功能模式下达到最优性能的第三路径；在功能模式下对第三路径设置时序约束，使得第三路径在a个时钟周期内达到目标性能，其中a小于或等于功能模式下的时钟频率与DFT模式下的时钟频率的比值、且a是正整数。

在一个实施例中，该方法还包括：在DFT模式下去除对第三路径设置的时序约束。

在一个实施例中，在功能模式下对第三路径设置时序约束，使得第三路径在a个时钟周期内达到目标性能包括：对第三路径设置set_multicycle_path a的时序约束命令。