[发明专利]用于测量三维半导体晶片上的掩埋缺陷的三维校准结构及方法

说明书

本发明公开一种用于测量半导体装置上的掩埋缺陷的三维校准结构。所述三维校准结构包含具有一或多个经编程表面缺陷的缺陷标准晶片DSW。所述三维校准结构包含沉积于所述DSW上的平坦化层。所述三维校准结构包含沉积于所述平坦化层上的层堆叠。所述层堆叠包含两个或多于两个交替层。所述三维校准结构包含沉积于所述层堆叠上的罩盖层。在沉积所述罩盖层之后，在所述层堆叠中形成一或多个气隙。所述三维校准结构包含形成到所述罩盖层、所述层堆叠或所述平坦化层中的至少一者中的一或多个孔。

相关申请案的交叉参考

本申请案根据35 U.S.C.§119(e)规定主张以下申请案的权益：于2017年2月3日申请的标题为“用于三维半导体晶片检验的测量掩埋缺陷的测试结构及方法(TESTSTRUCTURES AND METHODS TO MEASURE BURIED DEFECTS FORTHREE-DIMENSIONALSEMICONDUCTOR WAFER INSPECTION)”且以菲利普密斯(Philip Measor)及罗伯特M.达能(Robert M.Danen)为发明人的序列号为62/454,645的美国临时专利申请案；及于2017年11月16日申请的标题为“用于测量三维半导体晶片上的掩埋缺陷的三维校准结构及方法(THREE-DIMENSIONAL CALIBRATION STRUCTURES AND METHODS FOR MEASURING BURIEDDEFECTS ON A THREE-DIMENSIONAL SEMICONDUCTOR WAFER)”且以菲利普密斯及罗伯特M.达能为发明人的序列号为62/587,298的美国临时专利申请案，所述案以全文引用的方式并入本文中。

技术领域

本发明大体上涉及半导体晶片制造及计量，且更特定来说，涉及用于测量三维半导体晶片上的掩埋缺陷的三维校准结构及方法。

背景技术

制造半导体装置(例如逻辑及存储器装置)通常包含使用大量半导体制造工艺及计量过程来处理半导体装置以形成半导体装置的各种特征及多个层。一些制造工艺利用光掩模/光罩来将特征印刷于半导体装置(例如晶片)上。随着半导体装置在横向上变得越来越小且垂直延伸，开发出增强型检验及重检装置与程序以增加晶片及光掩模/光罩检验过程的分辨率、速度及处理量变得至关重要。

一种类型的半导体装置涉及3D NAND技术，其中数据存储单元层垂直堆叠。随着3DNAND半导体装置中的层及存储元件的数目增加，光学检验或电检验变量(包含(但不限于)景深、球面像差、色像差、相干性、着陆能量、光束电流、z轴向载物台(z-stage)迟滞或类似物)可受影响，而导致需要校准特性化工具。

校准用于3D NAND半导体装置的特性化工具的一个过程涉及：取得具有一或多个经编程缺陷表面的缺陷标准晶片(DSW)的测量值以演示且建立特性化工具的基线测量。通过取得经编程表面缺陷的测量值而执行的校准限制测试且确定用于对3D NAND半导体装置进行安装后合格性鉴定的特性化工具的检测灵敏度及限制的能力。例如，获得经编程表面缺陷的测量值可导致其中一或多个参数(例如(但不限于)材料类型、折射率、结构尺寸、缺陷位置、缺陷结构类型或类似物)未知的校准。因此，用以验证特定位置处的掩埋缺陷的测试可能是不确定的，此可导致增加的研究与开发时间，以及妨碍确定的特性化工具演示。通过取得经编程表面缺陷的测量值而执行的校准额外地限制下一代特性化工具的设计过程。

因此，将期望提供一种校准结构及利用所述校准结构的对应系统及方法以消除如上文描述的缺点。

发明内容