[发明专利]一种改善闪存编程能力的方法

说明书

本发明公开了一种改善闪存编程能力的方法，包括：在晶圆衬底上依次沉积耦合氧化层、浮栅多晶硅和氮化硅阻挡层；将浮栅多晶硅上方中间部分的氮化硅阻挡层去掉，保留左右侧的氮化硅阻挡层，再对浮栅多晶硅中间的裸露部分进行斜坡蚀刻；在两阻挡层、浮栅多晶硅上沉积一层隔离层；对晶圆衬底的对应浮栅多晶硅开口处的部分进行离子掺杂形成源线下方的重掺杂区，在切断的浮栅多晶硅旁形成两侧墙，并在侧墙中间空隙中填充多晶硅后进行平坦化；在平坦化后的源线多晶硅上生长一层隔离层，除去浮栅多晶硅上左右侧的氮化硅阻挡层，以浮栅上方的氧化层和源线上的隔离层作为阻挡层对剩余的浮栅多晶硅进行蚀刻得到浮栅；优化浮栅侧壁的粗糙度，得到光滑的侧壁。

技术领域

本发明涉及一种闪存技术领域，特别是涉及一种改善闪存编程能力的方法。

背景技术

从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存以其便捷、存储密度高、可靠性好等优点成为非挥发性存储器中研究的热点。

一般而言，闪存为分栅结构或叠栅结构或两种结构的组合。分栅式闪存由于其特殊的结构，相比叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，具有更高的编程效率，而且可以采取特殊的结构避免“过擦除”，从而具有更长使用寿命，应用尤为广泛，被广泛用于手机、笔记本、掌上电脑和U盘等移动和通讯设备中。

在浮栅结构闪存中，浮栅(FG，Floating Gate)的耦合电压直接影响到了存储器的编程和擦除能力。一般而言，一个工艺平台的闪存结构确定以后，编程、擦除的操作电压就相应确定下来，不轻易改变。针对不同产品的不同情况，是通过调整浮栅与字线、源线以及和衬底间的电容的相对大小来寻找最佳的工艺窗口条件。

图1为第二代分栅式超级闪存(ESF2，Embedded Super Flash)示意图(右侧的浮栅FG、字线区WL和位线区BL未示出)，如图所示，字线区WL与位线区BL、衬底Bulk和浮栅FG间用氧化物隔离，源线区SL与字线区WL、和浮栅FG间用氧化物隔离，浮栅FG与源线区SL、字线区WL、位线区BL和衬底Bulk间用氧化物隔离，浮栅与衬底、源线区和字线区间的电容分别用C_FB、C_FS、C_FW表示，由于浮栅与衬底间的电容C_FB相对其他两个电容较小，在实际应用中，较常通过调整浮栅与字线间的电容C_FW或浮栅与源线间的电容C_FS来调整两者的耦合系数从而来优化工艺窗口。具体地，

浮栅FG和字线区WL的耦合系数(CCR)

浮栅FG和源线区SL的耦合系数(SCR)

针对编程能力较差的产品，在浮栅与源线间的耦合系数α_S足够的情况下，常常需要降低浮栅与字线间的电容C_FW，减少浮栅耦合到字线上的电压，提高浮栅电压V_FG，从而提高编程能力。

要降低浮栅与字线间的电容C_FW，传统的做法是调整浮栅的形貌(如浮栅FG左上角鸟嘴形状)，但这种做法常常会导致串扰和擦除的失效，工艺自由度低。

而浮栅是由多晶硅沉积而成，在浮栅干法蚀刻之后得到的侧壁是比较粗糙的(如图2)。粗糙的浮栅侧壁会导致有效面积的增大，这无疑会大大增大浮栅与字线间的电容C_FW。

发明内容

为克服上述现有技术存在的不足，本发明之目的在于提供一种改善闪存编程能力的方法，以通过优化浮栅侧壁的粗糙度，得到光滑的侧壁，降低比表面积，减小浮栅与字线间的电容C_FW，从而大幅提高编程能力。

为达上述及其它目的，本发明提出一种改善闪存编程能力的方法，包括如下步骤：