[发明专利]衬底沟槽中具有浮栅的双位非易失性存储器单元

说明书

本发明公开了双位存储器单元，所述双位存储器单元包括在半导体衬底的所述上表面的第一沟槽和第二沟槽中形成的间隔开的第一浮栅和第二浮栅。擦除栅或一对擦除栅分别设置在所述浮栅上方并且与所述浮栅绝缘。字线栅设置在介于所述第一沟槽和所述第二沟槽之间的所述上表面的一部分上方并且与所述第一沟槽和所述第二沟槽绝缘。在所述第一沟槽下方的所述衬底中形成第一源极区，并且在所述第二沟槽下方的所述衬底中形成第二源极区。所述衬底的连续沟道区沿着所述第一沟槽的侧壁、沿着介于所述第一沟槽和所述第二沟槽之间的所述上表面的所述部分、沿着所述第二沟槽的侧壁，从所述第一源极区延伸并且到所述第二源极区。

技术领域

本发明涉及非易失性存储器设备。

背景技术

目前，在半导体衬底的平坦表面上形成的非易失性存储器设备是众所周知的。参见例如美国专利5,029,130、6,747,310、6,855,980、7,315,056、7,868,375和8,711,636。这些专利每一者均公开了分裂栅非易失性存储器单元，其中在衬底的表面处形成源极区和漏极区，使得在介于源极区和漏极区之间延伸的沟道区沿着衬底的表面延伸。通过设置在衬底的沟道区上方并且与衬底的沟道区绝缘的浮栅和第二栅(例如，字线栅)来控制沟道区的导电性。

为了增加可在衬底表面的给定区域中形成的存储器单元的数量，可在衬底的表面中形成沟槽，其中在沟槽内形成一对存储器单元。参见例如美国专利6,952,034、7,151,021和8,148,768。采用这些构型时，在沟槽下面形成源极区，由此沟道区沿着沟槽的侧壁和衬底的表面延伸(即，沟道区不是线性的)。通过将一对浮栅掩埋在每个沟槽中，减小了随衬底表面区域空间而变化的存储器单元的总尺寸。另外，通过将两个浮栅掩埋在每个沟槽中，使成对存储器单元共用每个沟槽，这也意味着每对存储器单元所占用的表面区域空间的减小。

需要进一步减小随衬底表面区域空间而变化的成对存储器单元的尺寸，使得可在衬底的任何给定表面区域单元中形成更多存储器单元。

发明内容

上述问题和需求通过双位存储器单元解决，该双位存储器单元包括具有上表面的半导体衬底、在上表面中形成并且彼此间隔开的第一沟槽和第二沟槽、设置在第一沟槽中并且与衬底绝缘的导电材料的第一浮栅、设置在第二沟槽中并且与衬底绝缘的导电材料的第二浮栅、设置在第一浮栅上方并且与第一浮栅绝缘的导电材料的第一擦除栅、设置在第二浮栅上方并且与第二浮栅绝缘的导电材料的第二擦除栅、设置在介于第一沟槽和第二沟槽之间的上表面的一部分上方并且与介于第一沟槽和第二沟槽之间的上表面的一部分绝缘的导电材料的字线栅、在第一沟槽下方的衬底中形成的第一源极区、以及在第二沟槽下方的衬底中形成的第二源极区。衬底的连续沟道区沿着第一沟槽的侧壁、沿着介于第一沟槽和第二沟槽之间的上表面的部分、沿着第二沟槽的侧壁，从第一源极区延伸并且到第二源极区。

双位存储器单元包括具有上表面的半导体衬底、在上表面中形成并且彼此间隔开的第一沟槽和第二沟槽、设置在第一沟槽中并且与衬底绝缘的导电材料的第一浮栅、设置在第二沟槽中并且与衬底绝缘的导电材料的第二浮栅、设置在第一浮栅上方并且与第一浮栅绝缘的导电材料的第一擦除栅、设置在第二浮栅上方并且与第二浮栅绝缘的导电材料的第二擦除栅、设置在介于第一沟槽和第二沟槽之间的上表面的一部分上方并且与介于第一沟槽和第二沟槽之间的上表面的一部分绝缘的导电材料的字线栅、在与第一沟槽相邻的衬底上表面处形成的第一源极区、以及在与第二沟槽相邻的衬底上表面处形成的第二源极区。衬底的连续沟道区沿着第一沟槽的第一侧壁、沿着第一沟槽的底壁、沿着第一沟槽的第二侧壁、沿着介于第一沟槽和第二沟槽之间的上表面的部分、沿着第二沟槽的第一侧壁、沿着第二沟槽的底壁、沿着第二沟槽的第二侧壁，从第一源极区延伸并且到第二源极区。