[发明专利]一种提升MOS器件栅控能力的方法有效
| 申请号： | 201711376700.0 | 申请日： | 2017-12-19 |
| 公开（公告）号： | CN108054091B | 公开（公告）日： | 2019-05-03 |
| 发明（设计）人： | 黄胜男;罗清威;李赟 | 申请（专利权）人： | 武汉新芯集成电路制造有限公司 |
| 主分类号： | H01L21/28 | 分类号： | H01L21/28;H01L29/423 |
| 代理公司： | 上海申新律师事务所 31272 | 代理人： | 俞涤炯 |
| 地址： | 430205 湖北*** | 国省代码： | 湖北;42 |
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| 摘要： | |||
| 搜索关键词： | 一种 提升 mos 器件 能力 方法 | ||
本发明提供一种提升MOS器件栅控能力的方法，属于半导体制造技术领域，包括：提供一衬底位于元胞区的衬底的上表面设有浮栅结构，沉积一第一多晶硅层；沉积一二氧化硅层；刻蚀去除位于元胞区的二氧化硅层；沉积一第二多晶硅层覆盖位于外围区的二氧化硅层；刻蚀位于元胞区的第一多晶硅层和浮栅结构层，以在元胞区形成多个控制栅及位于控制栅下的浮栅，并去除位于外围区的第二多晶硅层和二氧化硅层；刻蚀去除位于外围区的第一多晶硅层，以在外围区形成多个多晶硅栅，多晶硅栅的高度小于控制栅的高度。本发明的有益效果：在不改变控制栅高度的条件下，降低多晶硅栅的高度，提升MOS器件的栅控能力。
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种提升MOS器件栅控能力的方法。
背景技术
边缘(Periphery)区多晶硅栅的高度直接影响MOS器件的栅控能力，现有的做法是直接减少衬底上多晶硅栅的沉积量来降低多晶硅栅的高度，提升MOS器件的栅控能力。
现有方式的优势是工艺过程简单，劣势是也会相应的降低元胞(cell)区的控制栅高度也会相应降低，从而影响cell区器件的性能，而且cell区的离子注入容易穿过过低的控制栅，损伤氧化层-氮化层-氧化层(OXIDE NITRIDE OXIDE，ONO)和隧穿氧化层(tunnelOX)。
发明内容
针对现有技术中存在的问题，本发明涉及一种提升MOS器件栅控能力的方法。
本发明采用如下技术方案：
一种提升MOS器件栅控能力的方法，包括：
步骤S1、提供一衬底，所述衬底包括外围区和元胞区，位于所述元胞区的所述衬底的上表面设有浮栅结构，沉积一第一多晶硅层，所述第一多晶硅层覆盖位于所述外围区的所述衬底和位于所述元胞区的所述浮栅结构层；
步骤S2、沉积一二氧化硅层，所述二氧化硅层覆盖所述第一多晶硅层；
步骤S3、刻蚀去除位于所述元胞区的所述二氧化硅层；
步骤S4、沉积一第二多晶硅层，所述第二多晶硅层覆盖位于所述外围区的所述二氧化硅层；
步骤S5、刻蚀位于所述元胞区的所述第一多晶硅层和所述浮栅结构层，以在所述元胞区形成多个由所述第一多晶硅层构成的控制栅及位于所述控制栅下的由所述浮栅结构层构成的浮栅，并去除位于所述外围区的所述第二多晶硅层和所述二氧化硅层；
步骤S6、刻蚀去除位于所述外围区的所述第一多晶硅层，以在所述外围区形成多个由所述第一多晶硅层构成的多晶硅栅，所述多晶硅栅的高度小于所述控制栅的高度。
优选的，所述浮栅结构层包括由下至上依次设置在位于所述元胞区的所述衬底上的第一绝缘层、浮栅多晶硅层及第二绝缘层。
优选的，所述步骤S3中，以所述二氧化硅层为掩膜，在位于所述元胞区的所述二氧化硅层上形成第一刻蚀窗口，并根据所述第一刻蚀窗口刻蚀去除位于所述元胞区的所述二氧化硅层。
优选的，通过光刻在位于所述元胞区的所述二氧化硅层上形成所述第一刻蚀窗口。
优选的，所述步骤S3中，采用干法刻蚀去除位于所述元胞区的所述二氧化硅层。
优选的，所述步骤S5中，采用干法刻蚀形成所述控制栅。
优选的，所述步骤S6中，采用干法刻蚀形成所述多晶硅栅。
本发明的有益效果：在不改变控制栅高度的条件下，降低多晶硅栅的高度，提升MOS器件的栅控能力。
附图说明
图1为本发明的一种优选实施例中，提升MOS器件栅控能力的方法的流程图；
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