[发明专利]一种基于FPGA和CPU综合控制的星上时间管理系统

说明书

本发明公开了一种基于FPGA和CPU综合控制的星上时间管理系统，能够进行综合的星上时间管理，其资源利用率高、精度高且满足星上任务时间同步的要求。本发明技术方案为：基于FPGA和CPU综合控制的星上时间管理系统，包括FPGA芯片和CPU芯片。FPGA芯片中集成有如下模块：内部交互接口模块，连接CPU芯片。校时模块根据CPU芯片发来的校时控制信号进行校时，修正守时模块的守时结果。守时模块存储守时结果并发送至CPU芯片；守时模块，将FPGA芯片中产生的标准授时脉冲通过外部输出接口模块输出。授时模块存储守时结果；授时模块接收CPU芯片发来的地面授时指令并修正守时模块的守时结果。外部输出接口模块连接外部接受授时的设备。

技术领域

本发明涉及卫星星上时间管理技术领域，具体涉及一种基于FPGA和CPU综合控制的星上时间管理系统。

背景技术

卫星整星时间维护系统包括整星守时、授时、校时等功能。为节省硬件资源，常见实现方式是单一地使用CPU利用软件进行管理实现。该方式优点是节省硬件开销，不需额外硬件资源。其缺点也很明显，一是占用CPU的资源，在CPU资源有限的情况下，易造成资源紧张甚至不能满足系统需求；二是由于CPU其他任务的存在，造成时间管理系统的响应受到CPU其他任务的影响而导致精度不高，严重时不能够满足系统需求；三是由于卫星星务管理系统任务周期的缩短，单纯依靠时间管理系统输出的标准校时秒脉冲无法满足星务管理系统任务时间同步的要求。

发明内容

有鉴于此，本发明提供了一种基于FPGA和CPU综合控制的星上时间管理系统，能够进行综合的星上时间管理，其资源利用率高、精度高且满足星上任务时间同步的要求。

本发明技术方案为：基于FPGA和CPU综合控制的星上时间管理系统，包括现场可编辑门阵列FPGA芯片和中央处理器CPU芯片。

FPGA芯片中集成有内部交互接口模块、守时模块、授时模块、校时模块以及外部输出接口模块。

内部交互接口模块通过通信总线连接CPU芯片。

CPU芯片通过内部交互接口模块，向校时模块发送校时控制信号。

校时模块，连接至内部交互接口模块，接收校时控制信号；校时模块连接守时模块，用于根据校时控制信号进行校时，修正守时模块的守时结果。

守时模块，配置用于存储守时结果；守时模块连接内部交互接口模块，将守时结果通过内部交互接口模块发送至CPU芯片；守时模块，还连接外部输出接口模块，将FPGA芯片中产生的标准授时脉冲通过外部输出接口模块提供给外部接受授时的设备。

授时模块，配置用于存储守时结果；授时模块连接至内部交互接口模块，接收CPU芯片发来的地面授时指令，根据地面授时指令修正守时模块的守时结果；CPU芯片通过星上遥控通道接收地面注入的地面授时指令。

外部输出接口模块连接外部接受授时的设备。

进一步地，CPU芯片，还通过星上遥控通道接收地面注入。

CPU芯片通过内部交互接口模块，向校时模块发送包括如下项中的一种或多种的校时控制信号：

GPS校时控制信号、集中校时控制信号以及均匀校时控制信号。

GPS校时控制信号为指示是否采用GPS校时的指令，由CPU芯片产生；集中校时控制信号包括指示是否采用集中校时的指令以及集中校时增减值，其中指示是否采用集中校时的指令由CPU芯片产生，集中校时增减值由CPU芯片通过星上遥控通道接收；均匀校时控制信号包括指示是否采用均匀校时的指令、均匀校时的校时周期以及校准时间，其中指示是否采用均匀校时的指令、均匀校时的校时周期以及校准时间均由CPU芯片产生。

进一步地，校时模块，用于根据校时控制信号进行校时，包括：