[发明专利]一种基于FPGA和CPU综合控制的星上时间管理系统

权利要求书

1.基于FPGA和CPU综合控制的星上时间管理系统，其特征在于，所述系统包括现场可编辑门阵列FPGA芯片和中央处理器CPU芯片；

所述FPGA芯片中集成有内部交互接口模块、守时模块、授时模块、校时模块以及外部输出接口模块；

所述内部交互接口模块通过通信总线连接所述CPU芯片；

所述CPU芯片通过所述内部交互接口模块，向所述校时模块发送校时控制信号；

所述校时模块，连接至所述内部交互接口模块，接收校时控制信号；所述校时模块连接所述守时模块，用于根据所述校时控制信号进行校时，修正所述守时模块的守时结果；

所述校时模块，还用于：

若根据指示是否采用GPS校时的指令，确定采用GPS校时，则通过连接的星上导航GPS接收机获取GPS校时信号对星上时进行GPS校时，所述GPS校时信号为GPS秒脉冲，当GPS秒脉冲到达，所述校时模块将所述守时模块的us寄存器四舍五入到秒寄存器，然后将us寄存器清零，以修正所述守时模块的守时结果；

若根据指示是否采用集中校时的指令，确定采用集中校时，集中校时增减值为集中校时增值或者集中校时减值，则根据所述集中校时增减值对星上时进行如下集中校时，以修正所述守时模块的守时结果：

所述集中校时增减值为集中校时增值时，包括us增值和秒增值；所述校时模块依据us增值和秒增值分别对所述守时模块中的us寄存器和秒寄存器进行加法操作，若us寄存器相加超过999999us时，则需要向秒寄存器进位，若秒寄存器相加超过4294967295s时，则只取低4个字节有效；

所述集中校时增减值为集中校时减值时，包括us减值和秒减值；所述校时模块依据us减值和秒减值分别对所述守时模块中的us寄存器和秒寄存器进行减法操作，若被减数us寄存器小于所述us减值时，则向秒寄存器借位后执行减法操作；若被减数秒寄存器小于设置的所述秒减值时，则按照溢出处理；

若根据指示是否采用均匀校时的指令，确定采用均匀校时，则在均匀校时期间，根据所述均匀校时的校时周期以及校准时间对星上时进行如下均匀校时，以修正所述守时模块的守时结果：

所述校准时间为us校准值，所述校时周期为秒间隔值；采用计数器进行计数，每隔1s计数器的计数值加1，当计数器的计数值超过所述秒间隔值时，判断所述守时模块中的us寄存器中值是否为0，若是，则利用所述us校准值修正所述us寄存器，否则所述us寄存器清零；

所述守时模块，配置用于存储守时结果；所述守时模块连接所述内部交互接口模块，将守时结果通过内部交互接口模块发送至所述CPU芯片；所述守时模块，还连接所述外部输出接口模块，将FPGA芯片中产生的标准授时脉冲通过所述外部输出接口模块提供给外部接受授时的设备；

所述守时模块，采用时间寄存器存储守时结果；

所述时间寄存器包括一个4字节的秒寄存器和一个3字节的us寄存器；

其中us寄存器的存储范围为0～999999us，秒寄存器的存储范围为：0～4294967295s；

秒寄存器和us寄存器初始化均为0，启动后us寄存器自动累加，当累加到999999us时，us寄存器清0，秒寄存器加1；

所述守时模块，还用于产生时间片中断，所述时间片中断发送至所述CPU芯片，所述CPU芯片依据接收的时间片中断控制自身任务周期；

所述守时模块中包括时间片计数器，所述时间片中断由时间片计数器产生；设置时间片的分片间隔，利用所述分片间隔将1s进行等分，得到多个等分点；所述时间片计数器从1s的起始开始计时，当所述守时模块中的us寄存器的值达到等分点、且时间片计数器的计数值大于设定的时间片计数阈值时，所述守时模块产生时间片中断，且所述时间片计数器清零重新计时；

所述时间片计数阈值设定小于所述分片间隔；

授时模块，配置用于存储守时结果；所述授时模块连接至所述内部交互接口模块，接收所述CPU芯片发来的地面授时指令，根据所述地面授时指令修正所述守时模块的守时结果；所述CPU芯片通过星上遥控通道接收地面注入的所述地面授时指令；

所述授时模块，接收所述CPU芯片发来的地面授时指令，所述地面授时指令由us授时值和秒授时值组成；

所述授时模块包括两种工作模式，即协调世界时UTC授时模式和us授时模式；

当授时模式工作在所述UTC授时模式时，所述授时模块依据所述地面授时指令中的秒授时值修正所述授时模块的秒寄存器；

当授时模式工作在所述us授时模式时，所述授时模块依据所述地面授时指令中的秒授时值和us授时值分别修正所述授时模块的秒寄存器和us寄存器；

所述外部输出接口模块连接外部接受授时的设备。