[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底上具有伪栅极层，所述伪栅极层包括相对的第一侧和第二侧，所述伪栅极层的第一侧基底内具有源区，所述伪栅极层的第二侧基底内具有漏区，所述基底、源区和漏区上具有介质层，且介质层覆盖伪栅极层的侧壁；去除所述伪栅极层，在所述介质层内形成伪栅开口，所述伪栅开口沿漏区至源区方向上具有第一区和第二区，所述第一区与漏区相邻；在第一区伪栅开口底部的基底内形成非晶区；在所述伪栅开口底部的基底和非晶区表面形成第一栅介质层，且所述第一栅介质层在非晶区的成膜速率大于在第二区的成膜速率。所述方法能够降低栅极感应漏极泄露电流。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

由于金属氧化物半导体场效应管(Metal Oxide Semiconductor Field EffectTransistor，MOSFET)的栅极与漏极之间有很大的重叠区域。以NMOSFET为例，当所述栅极施加电压之后，NMOSFET中的漏极电势比栅极电势更正向，则在所述重叠区域内由于栅极电压的作用产生空穴，所述空穴将穿过耗尽区向衬底中移动，并形成衬底电流，这个电流通常成为栅极感应漏极泄露(Gate-Induced Drain Leakage，GIDL)电流。反之，当栅极施加电压之后，PMOSFET中的栅极电势比漏极电势更正向，则在栅极与漏极的重叠区域内由于栅极电压的作用产生电子，电子将穿过耗尽区向衬底中移动形成栅极感应漏极泄露电流。

随着半导体器件尺寸的日益缩小，栅极感应漏极泄露电流引发的众多可靠性问题变得愈加严重。例如：功耗。同时，栅极感应漏极泄露电流对电可擦除只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)等存储器件的擦写操作也有重要影响。

然而，现有技术形成的半导体器件的栅极感应漏极泄露电流仍较严重。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，以降低半导体器件的栅极感应漏极泄露电流。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有伪栅极层，所述伪栅极层包括相对的第一侧和第二侧，所述伪栅极层的第一侧基底内具有源区，所述伪栅极层的第二侧基底内具有漏区，所述基底、源区和漏区上具有介质层，所述介质层覆盖伪栅极层的侧壁；去除所述伪栅极层，在所述介质层内形成初始伪栅开口，所述伪栅开口沿漏区至源区方向上具有第一区和第二区，所述第一区与漏区相邻；在第一区伪栅开口底部的基底内形成非晶区；在所述伪栅开口底部的基底和非晶区表面形成第一栅介质层，且所述第一栅介质层在非晶区的成膜速率大于在第二区的成膜速率。可选的，所述伪栅开口的深宽比为：1:1～6:1。

可选的，所述非晶区的形成工艺包括：离子注入工艺。

可选的，所述离子注入工艺包括注入离子，所述注入离子包括：硅离子、氟离子、碳离子或者氮离子；当所述注入离子为硅离子时，所述离子注入工艺的参数包括：注入剂量为1.0E14原子数/平方厘米～5.0E15原子数/平方厘米，注入能量为1千电子伏～6千电子伏，注入角度为1度～30度。

可选的，所述第一栅介质层的材料包括：氧化硅；所述第一栅介质层的形成工艺包括：化学氧化工艺，所述化学氧化工艺的参数包括：反应物包括双氧水和臭氧。

可选的，所述第一区第一栅介质层厚度的范围为：35埃～45埃，所述第二区第一栅介质层厚度的范围为：30埃～42埃。

可选的，所述伪栅极层和基底之前还具有伪栅介质层；形成伪栅开口之后，所述形成方法还包括：去除伪栅开口底部的伪栅介质层。

可选的，形成所述伪栅开口之后，去除所述伪栅开口底部的伪栅介质层之前，形成所述非晶区；或者，去除所述伪栅开口底部的伪栅介质层之后，形成所述非晶区。