[发明专利]一种时钟缓冲器驱动电路及可编程逻辑器件

说明书

技术领域

本发明涉及FPGA(Field-Programmable GateArray，可编程逻辑器件)数字时钟领域，尤其涉及一种时钟缓冲器驱动电路及FPGA。

背景技术

在FPGA等现代VLSI系统里，时钟是很重要的信号，控制着数据处理和传送的速率，时钟为处理高复杂度的数字系统提供了一个结构框架。一个时钟网络将时钟信号从时钟发生器或时钟源连接到同步元件的时钟输入端，通常用组合逻辑和触发器来建立有限状态机。逻辑元件有不同的延迟，其结果是经过逻辑块的路径延迟将不同；由于组合逻辑里面的信号或快或慢以及时钟的快慢不同，这些都导致了时序的不同步。

理想情况下，时钟应同时抵达所有触发器，有一个固定的周期，并且上升/下降时间接近于零，但是实际情况不同，时钟到达芯片各处触发器输入端的到达时间不同。时钟上升/下降时间应该很小并且保持基本相等，但这需要使用大缓冲器，若使用大缓冲器则时钟网络就会消耗整个系统中很大一部分功耗，因此，需要提供一种对应时钟缓冲器的驱动电路，来保证芯片正常工作。

发明内容

本发明提供了一种时钟缓冲器驱动电路及FPGA，以保证芯片正常工作。

本发明提供了一种时钟缓冲器驱动电路，包括：驱动电路及输出电路，驱动电路及输出电路及各电路对应的控制电路均由MOS管实现。

进一步的，输出电路包括上拉管及下拉管；上拉管及下拉管用于控制输出信号的上拉或者下拉。

进一步的，输出电路用于输出差分信号，上拉管包括第一上拉管及第二上拉管，下拉管包括第一下拉管及第二下拉管。

进一步的，第一上拉管与第一下拉管使用相反的控制信号；第二上拉管与第二下拉管使用相反的控制信号。

进一步的，输出电路还包括用于为上拉管及下拉管分别提供偏置电压的上拉偏置管及下拉偏置管。

进一步的，上拉偏置管及下拉偏置管使用相反的控制信号。

进一步的，驱动电路包括第一级驱动电路及第二级驱动电路，第一级驱动电路及第二级驱动电路接入相同的差分时钟信号。

进一步的，第一级驱动电路及第二级驱动电路在工作时，仅有一个正常工作。

进一步的，第一级驱动电路与第二级驱动电路为电路元件连接相同的电路。

本发明提供了一种可编程逻辑器件，其设置有本发明提供的时钟缓冲器驱动电路。

本发明的有益效果：

本发明提供了一种时钟缓冲器驱动电路，其采用mos管来实现，这种简单的驱动电路既能提供较强的驱动能力，又保证了芯片的功耗以及版图面积。

附图说明

图1为本发明第一实施例提供的时钟缓冲器驱动电路的结构示意图；

图2为本发明第二实施例涉及的时钟网络的结构图；

图3为本发明第二实施例提供的时钟缓冲器驱动电路的电路图。

具体实施方式

现通过具体实施方式结合附图的方式对本发明做出进一步的诠释说明。

第一实施例：

图1为本发明第一实施例提供的时钟缓冲器驱动电路的结构示意图，由图1可知，在本实施例中，本发明提供的时钟缓冲器驱动电路包括：驱动电路11及输出电路12，驱动电路11及输出电路12及各电路对应的控制电路均由MOS管实现。

在一些实施例中，上述实施例中的输出电路包括上拉管及下拉管；上拉管及下拉管用于控制输出信号的上拉或者下拉。

在一些实施例中，上述实施例中的输出电路用于输出差分信号，上拉管包括第一上拉管及第二上拉管，下拉管包括第一下拉管及第二下拉管。

在一些实施例中，上述实施例中的第一上拉管与第一下拉管使用相反的控制信号；第二上拉管与第二下拉管使用相反的控制信号。

在一些实施例中，上述实施例中的输出电路还包括用于为上拉管及下拉管分别提供偏置电压的上拉偏置管及下拉偏置管。

在一些实施例中，上述实施例中的上拉偏置管及下拉偏置管使用相反的控制信号。

在一些实施例中，上述实施例中的驱动电路包括第一级驱动电路及第二级驱动电路，第一级驱动电路及第二级驱动电路接入相同的差分时钟信号。

在一些实施例中，上述实施例中的第一级驱动电路及第二级驱动电路在工作时，仅有一个正常工作。

在一些实施例中，上述实施例中的第一级驱动电路与第二级驱动电路为电路元件连接相同的电路。

对应的，本发明提供了一种可编程逻辑器件，其设置有本发明提供的时钟缓冲器驱动电路。

现结合具体应用场景对本发明做进一步的诠释说明。