[发明专利]一种高电源抑制比的带隙基准电压源

权利要求书

1.一种高电源抑制比的带隙基准电压源，其特征在于，包括：带隙基准核心电路、前置稳压电路、转换电路、电压比较电路和启动电路；启动电路的输出端与带隙基准核心电路中的运算放大器的偏置支路相连，启动电路在上电时为带隙基准核心电路提供偏置电流；前置稳压电路的输出端与带隙基准核心电路的供电输入端相连，前置稳压电路为带隙基准核心电路提供预调节电压(VDDL)供电；电压比较电路的比较电压输入端与隙基准核心电路的输出端(VBG)相连，电压比较电路的输出端与转换电路的输入端相连，转换电路的输出端与前置稳压电路的输出控制端相连，电压比较电路通过将带隙基准核心电路的输出与参考电压比较后控制转换电路选择前置稳压电路输出的预调节电压或电源电压VDD为带隙基准核心电路供电；带隙基准核心电路的输出端输出带隙基准电压；

所述的转换电路包括第二十八PMOS管(P41)；所述的第二十八PMOS管(P41)的栅极接第二十五PMOS管(P33)的漏极，第二十八PMOS管(P41)的漏极接地，第二十八PMOS管(P41)的源极接第十六PMOS管(P204)的栅极。

2.根据权利要求1所述的高电源抑制比的带隙基准电压源，其特征在于，所述的带隙基准核心电路包括第一PMOS管(P101)、第二PMOS管(P102)、第三PMOS管(P103)、第四PMOS管(P104)、第五PMOS管(P105)、第六PMOS管(P106)、第七PMOS管(P107)、第八PMOS管(P108)、第十一PMOS管(P111)、第十二PMOS管(P112)、第一NMOS管(N101)、第二NMOS管(N102)、第三NMOS管(N103)、第四NMOS管(N104)、第五NMOS管(N105)、第六NMOS管(N106)、第七NMOS管(N107)、第八NMOS管(N108)、第一电阻(R11)、第二电阻(R12)、第三电阻(R13)、第一PNP晶体管(Q11)和第二PNP晶体管(Q12)；所述第一PMOS管(P101)的源极、第二PMOS管(P102)的源极、第三PMOS管(P103)的源极、第四PMOS管(P104)的源极、第五PMOS管(P105)的源极、第六PMOS管(P106)的源极、第七PMOS管(P107)的源极和第八PMOS管(P108)的源极均连接预调节电压(VDDL)，第一PMOS管(P101)和第二PMOS管(P102)共源共栅连接，第三电阻(R13)的一端接第一PMOS管(P101)的漏极，第三电阻(R13)的另一端接第一PNP晶体管(Q11)的发射极，第二电阻(R12)的一端接第二PMOS管(P102)的漏极，第二电阻(R12)的另一端与第一电阻(R11)的一端连接，第一电阻(R11)的另一端接第二PNP晶体管(Q12)的发射极，第一PNP晶体管(Q11)的基极、第一PNP晶体管(Q11)的集电极、第二PNP晶体管(Q12)的基极和第二PNP晶体管(Q12)的集电极均接地，第七PMOS管(P107)和第八PMOS管(P108)共源共栅连接，第七PMOS管(P107)的栅极和第七PMOS管(P107)的漏极短接，第七PMOS管(P107)的漏极接第五NMOS管(N105)的漏极，第八PMOS管(P108)的漏极接第六NMOS管(N106)的漏极，第五NMOS管(N105)的栅极与第六NMOS管(N106)的栅极相接，第七NMOS管(N107)的栅极与第八NMOS管(N108)的栅极相接，第七NMOS管(N107)的源极与第八NMOS管(N108)的源极均接地，第十一PMOS管(P111)的栅极接第二电阻(R12)与第一电阻(R11)之间，第十一PMOS管(P111)的漏极接第七NMOS管(N107)的漏极，第十二PMOS管(P112)的栅极接第一PNP晶体管(Q11)的发射极，第十二PMOS管(P112)的漏极接第八NMOS管(N108)的漏极，第十一PMOS管(P111)的源极与第十二PMOS管(P112)的源极相接并接第六PMOS管(P106)的漏极，第八PMOS管(P108)的漏极连接第一PMOS管(P101)的栅极与第二PMOS管(P102)的栅极，第三PMOS管(P103)的栅极接第二PMOS管(P102)的栅极，第三PMOS管(P103)的漏极与第一NMOS管(N101)的漏极相接，第一NMOS管(N101)的栅极与第一NMOS管(N101)的漏极短接，第一NMOS管的(N101)的栅极与第二NMOS管(N102)的栅极相接，第二NMOS管(N102)的漏极接第四PMOS管(P104)的漏极，第四PMOS管(P104)的栅极与第四PMOS管(P104)的漏极短接并与第六PMOS管(P106)的栅极相接，第四PMOS管(P104)的栅极与第五PMOS管(P105)的栅极相接，第五PMOS管(P105)的漏极接第三NMOS管(N103)的漏极，第三NMOS管(N103)的栅极接第五NMOS管(N105)的栅极，第三NMOS管(N103)的源极接第四NMOS管(N104)的漏极，第三NMOS管(N103)的栅极与第三NMOS管(N103)的漏极短接，第四NMOS管(N104)的栅极与第四NMOS管(N104)漏极短接，第四NMOS管(N104)的栅极接第七NMOS管(N107)的栅极，第一NMOS管(N101)的源极、第二NMOS管(N102)的源极和第四NMOS管(N104)的源极均接地。