[发明专利]栅耦合效率测试结构及测试方法

说明书

技术领域

本发明涉及半导体技术领域，特别是涉及一种栅耦合效率测试结构及测试方法。

背景技术

随着便携式电子设备的高速发展，对数据存储的要求越来越高。用于存储数据的半导体存储器分为易失性存储器和非易失性存储器。在非易失性存储器中，闪存(flash memory)由于其很高的芯片存储密度，以及较佳的工艺适应性，已经成为一种极为重要的器件。而浮栅结构的闪存是闪存中的一大热门。

在浮栅闪存产品中，栅耦合效率是一项最重要的指标之一。栅耦合效率定义为控制栅对浮栅的控制能力，耦合效率越大，控制栅上所加的电压耦合到浮栅上面的电压就越大，即意味着控制栅对浮栅的控制能力越强。

从电性角度分析，耦合效率越高，存储单元写入和擦除的速度就越快。

从物理角度分析，栅耦合效率能反映出控制栅尺寸、浮栅尺寸、有源区尺寸、浮栅-控制栅介质层厚度、隧穿氧化层厚度、浮栅高度、浅沟槽隔离氧化层高度等结构上面的工艺变化。

但是由于该参数的复杂性，现有的晶圆WAT测试中并没有专门或统一的测试方法。目前，业内对此参数主要有两种表征方法，一是简单的用无控制栅结构和浮栅-控制栅结构的两个不同器件的阈值电压或饱和电流的比值来反映栅耦合效率。但该方法得到的结果失真度较大，用阈值电压或用饱和电流的方法得到的结果的差异度高达30％。

另一种方法是在晶圆良率的测试中，用不同的写入/擦除电压图形对存储单元进行操作，然后用复杂的运算来得到真正的栅耦合效率。但该测试方法非常复杂，无法在晶圆生产厂内出货前进行测试。

发明内容

本发明的目的在于，提供一种栅耦合效率测试结构及测试方法，以便捷精确的测得栅耦合效率。

对此，本发明提供一种栅耦合效率测试结构，包括：

第一测试结构，所述第一测试结构包括形成于衬底上的第一浮栅与第一浮栅上的控制栅；

第二测试结构，所述第二测试结构包括形成于衬底上的第二浮栅；

所述第一浮栅与第二浮栅结构相同，所述衬底中形成有源漏端。

可选的，对于所述的栅耦合效率测试结构，所述第一测试结构与存储单元结构相同。

本发明提供利用上述栅耦合效率测试结构进行测试的方法，包括：测得第一测试结构的跨导和第二测试结构的跨导，则栅耦合效率＝第二测试结构的跨导/第一测试结构的跨导。

可选的，对于所述的栅耦合效率的测试方法，所述第一测试结构的跨导＝(第一测试结构第一电流下的阈值电压－第一测试结构第二电流下的阈值电压)/(第一电流－第二电流)；

第二测试结构的跨导＝(第二测试结构第三电流下的阈值电压－第二测试结构1第四电流下的阈值电压)/(第三电流－第四电流)。

可选的，对于所述的栅耦合效率的测试方法，所述第一测试结构的阈值电压测试方法包括：

在漏端、控制栅及衬底分别施加电压，源端接地，测试源-漏电流曲线，读取某一电流时栅上的电压，即为这一电流时阈值电压。

可选的，对于所述的栅耦合效率的测试方法，所述漏端电压0.1～0.5V，控制栅电压0～9V，衬底电压-6～-8V。

可选的，对于所述的栅耦合效率的测试方法，所述第二测试结构的阈值电压测试方法包括：

在漏端、浮栅及衬底分别施加电压，源端接地，测试源-漏电流曲线，读取某一电流时栅上的电压，即为这一电流时阈值电压。

可选的，对于所述的栅耦合效率的测试方法，所述漏端电压0.1～0.5V，控制栅电压0～9V，衬底电压-6～-8V。

可选的，对于所述的栅耦合效率的测试方法，所述电流范围是1E-12A～1E-6A。

与现有技术相比，本发明提供的栅耦合效率测试结构及测试方法中，通过形成第一测试结构和第二测试结构，所述第一测试结构具有浮栅和控制栅，第二测试结构具有浮栅，且二者浮栅相同，在测试时，通过第二测试结构的跨导与第一测试结构的跨导相除，即可获得栅耦合效率。相比现有技术，本方法获得的栅耦合效率数据可靠性高，并且操作简便高效，也能够运用在WAT测试中。

附图说明

图1为本发明实施例栅耦合效率测试结构的第一测试结构的示意图；

图2为本发明实施例栅耦合效率测试结构的第二测试结构的示意图；

图3为本发明实施例栅耦合效率的测试方法的流程图。

具体实施方式