[发明专利]一种验证方法、装置及芯片

说明书

技术领域

本发明涉及微电子芯片技术领域，更具体而言，涉及一种验证方法、装置及芯片。

背景技术

验证是专用集成电路（ASIC，Application Specific Intergrated Circuits）设计过程中的一个重要步骤，其主要目的是对ASIC设计过程中的硬件描述语言（HDL，Hardware Description Language）的功能进行检测。

目前，现场可编程门阵列（FPGA，Field Programmable Gate Array）原型验证作为一种新的验证手段，以其覆盖率广，能覆盖传统仿真验证较难验证的部分而被广泛应用，然而，ASIC设计一般采用门控时钟的方案，并且通过全局时钟树的模式进行控制，由于FPGA内部逻辑单元连接是固定的，FPGA实现门控时钟，会导致延迟较大，严重影响FPGA的逻辑时序的问题，而且FPGA无法动态搭建全局时钟树。

现有的使用FPGA实现门控时钟的方法有两种：第一种，直接实现门级电路，此方法可以实现门控时钟电路，但是连接延迟大，时序性能差，而且无法将门控时钟作为全局时钟树资源实现全局时钟树控制；第二种，使用FPGA全局时钟资源，调用FPGA内部相应的器件，每个器件对应实现一个门控时钟，而且可以实现全局时钟树控制，但是可调用的器件数量有限，如果设计复杂，门控时钟较多时，无法满足设计要求，依然解决不了现有技术存在的问题。

发明内容

本发明实施例提供了一种验证方法、装置及芯片，解决了FPGA实现门控时钟，延迟较大，严重影响FPGA的逻辑时序的问题，同时解决了FPGA无法动态搭建全局时钟树的问题。

第一方面，本发明实施例提供了一种验证方法，包括：芯片接收配置指令；根据所述配置指令模拟专用集成电路ASIC的环境；对应所述芯片中每个功能模块生成门控时钟信号；将预设时钟信号和所述门控时钟信号布置在全局时钟树上；使用所述全局时钟树对所述芯片进行验证。

在第一方面的第一种可能的实现方式中，所述对应所述芯片中每个功能模块生成门控时钟信号，包括：获取控制信号；采集所述预设时钟信号的下降沿；使用所述预设时钟信号的下降沿将所述控制信号转换为锁存信号；所述锁存信号与所述预设时钟信号作逻辑与运算，将所述运算结果确定为所述门控时钟信号。

结合第一方面或第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述将预设时钟信号和所述门控时钟信号布置在全局时钟树上，包括：将所述门控时钟信号输入与之相对应的功能模块的控制使能输入端；将所述预设时钟信号输入所述每个功能模块的时钟信号输入端。

第二方面，本发明实施例还提供了一种验证装置，包括：接收单元，用于接收配置指令；模拟单元，用于根据所述第一接收单元接收的配置指令模拟专用集成电路ASIC的环境；生成单元，用于对应所述芯片中每个功能模块生成门控时钟信号；布置单元，用于将预设时钟信号和所述生成单元生成的门控时钟信号布置在全局时钟树之上；验证单元，用于使用所述全局时钟树对所述芯片进行验证。

在第二方面的第一种可能实现方式中，所述生成单元包括获取单元、采集单元、转换单元、运算单元，其中，所述获取单元，用于获取控制信号；所述采集单元，用于采集所述预设时钟信号的下降沿；所述转换单元，用于使用所述采集单元采集得到的所述预设时钟信号的下降沿将所述控制信号转换为锁存信号；所述运算单元，用于将所述转换单元转换得到的锁存信号与所述预设时钟信号作逻辑与运算，将所述运算结果确定为所述门控时钟信号。

结合第二方面或第二方面的第一种可能的实现方式，在第二种可能的实现方式中，所述组建单元还包括第一输入单元、第二输入单元，其中，所述第一输入单元，用于将所述门控时钟信号输入与之相对应的功能模块的控制使能输入端；所述第二输入单元，用于将所述预设时钟信号输入所述每个功能模块的时钟信号输入端。

第三方面，本发明实施例还提供了一种芯片，所述芯片包括第二方面所提供的验证装置。

由以上技术方案可知，本发明实施例所提供的验证方法、装置及芯片，对应每个功能模块单独实现门控时钟控制，使延时在可控的范围内，对FPGA的逻辑时序不会造成任何影响，同时，将实现门控时钟控制的功能模块布置在全局时钟树的模式下进行验证，也在不影响FPGA逻辑时序的情况下解决了FPGA无法搭建动态全局时钟树的问题。

附图说明