[发明专利]MIM电容的制造方法

说明书

技术领域

本发明涉及半导体制造技术，特别涉及一种MIM（Metal Insulator Metal，金属-绝缘层-金属）电容的制造方法。

背景技术

图1至图3示出了现有半导体芯片中的MIM电容的制造过程演化图。其中，如图1所示，首先在衬底1上沉积底层金属层201，其材料例如Cu（铜）。然后，如图2所示，在底层金属层201上沉积绝缘层202，其材料例如SiN（氮化硅）。最后，如图3所示，在绝缘层202上沉积顶层金属层203，其材料例如Cu。

在WAT（Wafer Acceptance Test，晶片允收测试）中，对于0.11um和/或0.13um工艺节点下的BEOL（Back End Of Line，后段工艺）中所制造的容量为2fF（F：法拉，电容单位，1fF=10^-15F）的MIM电容的击穿率很高（大约为0.1%），这使得MIM电容的可靠性下降，进而无法满足大规模生产的需要。

为了寻找上述2fF的MIM电容击穿率高的原因，利用FA（Failure Analysis，故障分析）发现，在MIM电容中，底层金属层201（如Cu材料）上形成有凸包（hillock）结构2011，如图4所示，该凸包结构2011会导致沉积于底层金属层201上的SiN材料的绝缘层202的厚度不均匀，位于底层金属层201的凸包结构2011之上的绝缘层202的厚度大约为100A（埃），而位于凸包结构2011以外的底层金属层201的其它部分之上的绝缘层202的厚度大约为300A。由于凸包结构2011的影响，造成了绝缘层202位于凸包结构2011之上部分的厚度小于绝缘层202的其它部分的厚度，这样，绝缘层202位于凸包结构2011之上的部分由于厚度更小，更易造成击穿，进而使得含有凸包结构2011的MIM电容的BV（Breakdown Voltage，击穿电压）降低，并且可使得含有凸包结构2011的MIM电容不能长时间工作于较高的电压下。

通过分析发现，造成凸包结构2011产生的原因主要在于沉积绝缘层202时，由于环境温度过高、周围等离子体环境以及氢离子（H⁺）在电场下的加速影响，加速了底层金属层201铜金属的应力释放，进而使得底层金属层201产生显著的变形，导致了大量凸包结构2011的产生。

为避免上述2fF的MIM电容击穿率高，不能长时间工作于较高电压下的问题，Fab（晶圆代工厂）一般采用以下2种替代手段：

1）利用1.0fF或者1.5fF的MIM电容以替代2fF的MIM电容进行芯片设计，这样可使得击穿电压（BV）能够达到20V，并且可长时间稳定工作，但是这将增加芯片面积，降低每片晶圆上所生产的芯片的数量，进而增加了制造成本。

2）针对2fF的MIM电容，采用2-plate（2层板）结构的MIM电容以获得较高的击穿电压，该2-plate结构的MIM电容的制造过程如下。

如图5所示，在衬底1上依次沉积底层金属层201、绝缘层202和顶层金属层203，其中，衬底1为经过FEOL（Front End Of Line，前段工艺）所形成的衬底，该衬底1也可进一步经过了部分BEOL（Back End Of Line，后段工艺）。

之后，如图6所示，定义MIM电容区域，并进行针对顶层金属层203的刻蚀，以去除部分顶层金属层203和部分绝缘层202。该过程中需要进行光刻工艺，其中采用了定义顶层金属层203和绝缘层202刻蚀区域的光罩（mask）。

然后，如图7所示，进行针对底层金属层201的刻蚀，以去除部分底层金属层201，并形成2-plate结构MIM电容。该过程也需要进行光刻工艺，其中采用了定义底层金属层201刻蚀区域的光罩（mask）。

为了在刻蚀过程中对衬底1进行保护，本领域技术人员依据现有技术，可以在沉积底层金属层201之前在衬底1上先沉积一层隔离层作为刻蚀底层金属层201时的阻挡层，同样，在光刻工艺中，本领域技术人员依据现有技术还可在进行光刻时，在光刻表面涂覆DARC（Dielectric Anti Reflective Coating，电介质抗反射层）等。

由上述介绍可以看出，2-plate结构MIM电容的制造过程中会增加更多工艺步骤并使用更多光罩（mask），这将使得制造成本上升，并且该2-plate结构MIM电容中会采用金属Al（铝）作为底层金属层的材料，进而由于Al的应力会使得2-plate结构MIM电容在X射线物相照片（topograph）中发现较差的结构。