[发明专利]一种元胞结构及其制造方法

说明书

技术领域

本发明属于功率半导体器件静电放电技术领域，尤其涉及一种元胞结构及其制造方法。

背景技术

静电放电(Electrostatic Discharge，ESD)是造成大多数电子组件受到破坏的重要因素，为了避免电子组件遭受破坏，电子工程师们想了很多应对策略，其中一个主流思想是对单个器件或者集成电路进行ESD设计，即通过加入ESD防护组件来保护需要被保护的器件或者集成电路。被广泛采用的ESD防护组件有二极管(Diode)、双极型晶体管(NPN/PNP)、金属-氧化物-半导体场效应晶体管(MOSFET)、硅控整流器(SCR)等。

Edward John Coyne等人提出一种静电防护组件(参见文献1：Edward JohnCoyne et al，ELECTROSTATIC PROTECTION DEVICE，In May 5，2011，US2011/0101444 A1，United States Patent)，通过引入纵向NPN作为ESD保护组件，来提高抗ESD能力。另外，Shi-Tron Lin等人提出一种闭合栅MOSFET结构(参见文献2：Shi-Tron Lin et al，DISTRIBUTED MOSFET STRUCTURE WITHENCLOSED GATE FOR IMPROVED TRANSISTOR SIZE/LAYOUT AREARATIO AND UNIFORM ESD TRIGGERING，In Dec 14，1999，US6,002,156，United States Patent)，通过分布的闭合栅MOSFET结构作为ESD防护组件来提高抗ESD能力。然而，这些ESD防护组件的形成相对比较复杂，且需要额外的掩膜版，在提升ESD能力的同时也增加了成本。

因此，需要提出一种新的功率半导体器件，以解决现有技术中ESD防护组件为提高抗ESD能力而需额外增加掩膜版，且形成相对比较复杂的问题。

发明内容

本发明的目的在于提供一种元胞结构及其制造方法，以便将串联的电阻作为一种ESD防护组件，来提升ESD能力。

为解决上述问题，本发明提供一种元胞结构，多个所述元胞排列形成元胞阵列结构而形成具有第一端口、第二端口和第三端口的功率半导体器件，所述三个端口中的任意一端口或多个端口分别连接一电阻，每个所述元胞包括：

一外延层；一第二型轻掺杂区，形成于所述外延层中；第一型重掺杂区和第二型重掺杂区，分别形成于所述第二型轻掺杂区中；重掺杂区短接孔，形成于所述第一型重掺杂区和第二型重掺杂区上；栅介质层，形成于外延层、紧邻外延层的第二型轻掺杂区及紧邻第二型轻掺杂区的部分第一型重掺杂区的表面上；第一多晶硅条，形成于所述栅介质层上；其中，所有所述元胞中的第一型重掺杂区和重掺杂区短接孔在所述第二型轻掺杂区中所包围的区域为第二端口连接的电阻。

进一步的，所述功率半导体器件为MOSFET、IGBT、双极型晶体管中的任意一种或由MOSFET、IGBT和双极型晶体管衍生出来的功率半导体器件；其中，所述功率半导体器件为MOSFET时，所述MOSFET的第一端口、第二端口和第三端口分别对应栅极端、源极端和漏极端；所述功率半导体器件为IGBT时，所述IGBT的第一端口、第二端口和第三端口分别对应栅极端、发射极端和集电极端；所述功率半导体器件为双极型晶体管时，所述双极型晶体管的第一端口、第二端口和第三端口分别对应基极端、发射极端和集电极端。

进一步的，所有所述元胞中的第一型重掺杂区连接在一起，其中一个元胞的第一型重掺杂区上设有第二端口；所有所述元胞中的重掺杂区短接孔连接在一起，其中另一个元胞的重掺杂区短接孔形成源极或发射极。

进一步的，所述元胞为条形、方形、六边形或圆形。

进一步的，所述元胞阵列结构为圆形阵列、方形阵列、六边形阵列。

进一步的，所述第一型重掺杂区和第二型重掺杂区之间具有根据抗静电放电能力的需求而调整的间距和/或所述重掺杂区短接孔和第一型重掺杂区之间具有根据抗静电放电能力的需求而调整的间距。

根据本发明的另一面，本发明提供一种元胞结构的制造方法，多个所述元胞排列形成元胞阵列结构而形成具有第一端口、第二端口和第三端口的功率半导体器件，所述三个端口中的任一端口或多个端口分别连接一电阻，每个所述元胞形成的步骤如下：