[发明专利]具有晶体管区域互连的半导体设备

说明书

技术领域

本发明一般相关于半导体设备，特别是关于在半导体设备中晶体管之间的区域互连。

背景技术

随着半导体设备的尺寸持续缩小，建立例如扫描D正反器(scan-Dflip flop)及多任务器的标准电路组件库(standard cell library)变得更加困难。在20纳米节点(20nm node)特别是如此，其中，光刻技术的限制导致标准电路组件库设备的比例缩放(scaling)的缺乏。对标准电路组件库设备的比例缩放而言，晶体管的交叉耦合为关键的。在没有交叉耦合的情形下，逻辑缩放(logic scaling)会占用半导体设备的更多面积。此外，使用标准金属层的传统交叉耦合亦会占用大量的面积。此些状况的任一者明显地为不想要的，将导致较大的半导体设备或在半导体设备中较少的功能性。

因此，在不依靠标准金属层来制造标准电路组件库设备的情形下，希望提供晶体管的交叉耦合而节省半导体设备的面积。此外，由后续的实施方式及附加的权利要求，结合附加图式与本背景技术，本发明的其它所欲的特征及特点将变得显而易见。

发明内容

本发明提供一种用于实施至少一个逻辑组件的半导体设备。在本发明的一实施例中，该半导体设备包含半导体基板，该半导体基板上形成有第一晶体管及第二晶体管。各该晶体管包括源极、漏极与栅极。CA层电性连接至该第一晶体管的源极或漏极中的至少一个。CB层电性连接至该等晶体管中的该等栅极的至少一个及该CA层。

在本发明的另一实施例中，该半导体设备包含半导体基板，该半导体基板上形成有第一晶体管、第二晶体管及第三晶体管。该等晶体管从该第一晶体管至该第三晶体管连续地设置。各该晶体管包括源极、漏极与栅极。第一CB层电性连接至该第一晶体管的栅极。第二CB层电性连接至该第三晶体管的栅极。CA层电性连接至该第一CB层及该第二CB层，并与该第二晶体管的栅极电性绝缘。

附图说明

以下将结合下列附图描述本发明，其中相同的组件符号表示相同的组件，且

图1为半导体设备的一部分的剖面侧视图；

图2为显示晶体管的栅极、各种区域互连层及沟槽硅化物层的该半导体设备的一个实施例的上视图；

图3为显示设置于该晶体管的栅极及各种区域互连层上方的金属层的该半导体设备的另一实施例的上视图；

图4为该半导体设备的第一实施例的一部分的上视图；

图5为该半导体设备的第二实施例的一部分的上视图；

图6为该半导体设备的第四实施例的一部分的上视图；

图7为依据图6中所示的线段7-7的该半导体设备的第四实施例的剖面侧视图；

图8为该半导体设备的第五实施例的一部分的上视图；

图9为该半导体设备的第六实施例的一部分的上视图；以及

图10为依据图2中所示的线段10-10的该半导体设备的第七实施例的一部分的侧视图。

主要组件符号说明

20   半导体设备

22   半导体基板、基板

24   晶体管

24a  第一晶体管

24b  第二晶体管

24c  第三晶体管

24d  第四晶体管

26   源极

26a  第一晶体管的源极

26b  第二晶体管的源极

28   漏极

28a  第一晶体管的漏极

28b  第二晶体管的漏极

30   栅极

30a  第一晶体管的栅极

30b  第二晶体管的栅极

30c  第三晶体管的栅极

30d  第四晶体管的栅极

31   线性条

31a  第一线性条

31b  第二线性条

32   间隙

33   金属层

34   CA层、区域互连层、第一区域互连层

34a  第一CA层

36   CB层、区域互连层、第二区域互连层

36a  第一CB层

36b  第二CB层

37   沟槽硅化物层

38   贯孔

40   CA层的第一端

42   CA层的第二端

44   CA层的中心

44   绝缘层

46   CB层的一端