[发明专利]具有低密勒电容的半导体元件的制作方法

说明书

技术领域

本发明大体上关于半导体元件的技术领域，特别是有关于一种具有低密勒电容的金氧半场效应晶体管(MOSFET)元件的制作方法。

背景技术

在传统的功率晶体管中，平面型的功率元件(DMOS)会因为沟道区域(channel region)、积累层(accumulation layer)以及结型场效晶体管(JFET)的缘故而使得其导通电阻上升。为了降低上述区域的电阻，沟渠型功率元件(UMOS)于是被提出来，更因为UMOS结构中不存在有JFET区域，因此可以缩小UMOS元件的单元尺寸以提高沟道密度，并进一步降低其导通电阻。但另一方面，UMOS元件也因其结构的关系导致栅极间电容(密勒电容)上升而使得开关速度变慢。

因此，本发明的目的即在传统UMOS下方再置入一沟渠结构，并利用氧化工艺填入此沟渠以降低密勒电容。在小节距的结构设计中，氧化工艺会比传统的沉积工艺更容易进行，因此，本发明也可应用于具有超结的沟渠结构晶体管的深沟渠填入工艺，借以克服高深宽比的填充问题。

发明内容

根据本发明的优选实施例，本发明提供一种具有低密勒电容的半导体元件的制作方法，其步骤包含：提供一第一导电型的半导体基底、于所述半导体基底上形成一外延层、于所述外延层中形成至少一栅极沟槽、于所述栅极沟槽的侧壁形成一侧壁子、刻蚀所述栅极沟槽的底部以形成一凹陷沟槽、进行一热氧化工艺以经由所述凹陷沟槽氧化所述外延层，如此形成一氧化层填满所述凹陷沟槽、去除所述侧壁子、于所述栅极沟槽的侧壁形成一栅极氧化层、以及于所述栅极沟槽中形成一栅极。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合附图作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制。

附图说明

图1至图11为依据本发明一实施例所绘示的晶体管元件的制造方法示意图。

图12至图19为依据本发明另一实施例所绘示的含有超结的晶体管元件的制造方法示意图。

其中，附图标记说明如下：

10半导体基底               30层间介电层

11外延层                   32阻障层

12硬掩膜层                 34金属层

13光刻胶层                 34a接触件

14侧壁子                   112开口

16氧化层                   122栅极沟槽

16a楔形凹陷结构            123凹陷沟槽

18栅极氧化层               210离子井

20多晶硅层                 230接触洞

20a栅极                    250接触掺杂区

22源极掺杂区               310基体掺杂区

具体实施方式

请参阅图1至图11，其为依据本发明一实施例所绘示的晶体管元件的制造方法示意图。首先，如图1所示，提供一半导体基底10，例如N型重掺杂的硅基底，其可作为晶体管元件的漏极。接着，利用一外延工艺于半导体基底10上形成一外延层11，例如N型外延硅层。

如图2所示，接着于外延层11上沉积一硬掩膜层12，例如硅氧层，然后利用光刻胶层13以及光刻等工艺于硬掩膜层12中形成开口112。

如图3所示，接着将光刻胶层13去除，然后，利用干刻蚀工艺经由硬掩膜层12中的开口112刻蚀外延层11至一第一预定深度，如此形成栅极沟槽122。

如图4所示，接下来于栅极沟槽122的侧壁上形成侧壁子14，例如氮化硅侧壁子。形成侧壁子14方法可为先沉积一氮化硅层，然后以各向异性刻蚀工艺回刻蚀所述氮化硅层。

如图5所示，接着进行另一干刻蚀工艺，利用侧壁子14作为刻蚀掩膜继续经由栅极沟槽122刻蚀外延层11至一第二预定深度，如此在栅极沟槽122下方形成一凹陷沟槽123。凹陷沟槽123的开口宽度大小可以借由侧壁子14的厚度来控制。