[发明专利]具有超薄源区的槽栅VDMOS器件的制备方法

说明书

技术领域

本发明属于半导体器件与工艺制造技术领域，涉及槽栅型VDMOS器件的制备方法，。 

背景技术

目前，功率半导体器件的应用领域越来越广，可广泛地应用于DC-DC变换器、DC-AC变换器、继电器、马达驱动等领域。纵向双扩散金属氧化物半导体场效应晶体管（VDMOS）与双极型晶体管相比，其开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好、跨导高度线性等优点。尤其是VDMOS具有负的温度系数，没有双极型晶体管的二次击穿问题，安全工作区大，故其应用范围更广。 

在汽车电子、开关电源以及DC-DC的转换器设计中，为了减少系统体积和提升电源密度，电源管理的工作频率也越来越高，如此会造成较高的电流变化率（di/dt），当电路中存在电感，尤其是存在非箝位电感负载时，电感所产生的感生电动势将加诸于VDMOS源漏两端。此瞬时高压会使功率器件雪崩击穿，高电压和大电流将同时施加在功率VDMOS上，极易造成器件失效。因此，抗UIS（Unclamped Inductive Switching，非箝位电感翻转）失效能力通常被认为是衡量VDMOS可靠性的重要指标。 

平面栅VDMOS器件的JFET区电阻占总的导通电阻的很大比重，因而制约了其比导通电阻的降低，增加了其静态功耗。因此，研究者提出槽栅VDMOS器件结构，以消除JFET电阻的影响。如图1所示，沟槽VDMOS器件采用槽型栅电极，利用硼、磷（或砷）两次扩散的结深差，在器件垂直方向上形成多子导电沟道，当栅源电压（V_GS）大于器件的开启电压（V_TH）时，垂直沟道表面形成强反型层，即电子沟道。在漏源电压（V_DS）的驱动下，源区电子经外延层漂移至衬底漏极；当V_GS小于V_TH，垂直方向上不存在导电沟道，漏极与源极之间为一个反偏PN结。耗尽层主要扩展在外延层一侧，理论击穿电压值可以由外延层的浓度和厚度决定。 

从槽栅VDMOS器件的结构图1可以看出，N⁺源区/P型体区/N^-外延层构成了寄生BJT晶体管。在进行UIS测试时，由于VDMOS的漏源极在某一时刻会同时加有高电压和大电流，当雪崩电流在寄生BJT的基区电阻上产生的压降足够大时，寄生BJT的基极和发射极将正偏，寄生BJT开启，对雪崩电流进一步放大，造成器件热烧毁。因此VDMOS器件的最大雪崩击穿电流受到寄生BJT晶体管的限制。要进一步提高VDMOS的雪崩耐量需要抑制寄生BJT晶 体管的开启，常用方法的是提高P型体区掺杂浓度来减小寄生BJT晶体管的基区电阻，但这样将会造成其它参数（如：阈值电压）的设计难度。如果能够将N⁺区做得足够窄，可以大大减小N⁺区下的P区电阻长度，从而防止N⁺/P结的正偏，抑制寄生BJT晶体管的开启，提高VDMOS器件的雪崩耐量。但是减小N⁺源区的宽度要受到光刻精度的限制，存在一定得困难。因此本发明提出一种具有超薄源区结构的槽栅型VDMOS器件的制作方法，使得超薄源区的形成不受光刻精度的制约，可以做得极窄，从而有效防止了寄生BJT晶体管的开启，减小器件的UIS失效概率。 

发明内容

本发明的目的在于提供一种具有超薄源区的槽栅VDMOS器件的制备方法，该方法仅利用2张光刻版即可实现槽栅VDMOS器件结构，节约了制造成本，所制备的槽栅VDMOS器件具有超薄的源区结构，且高掺杂源区的形成不再受到光刻精度的制约，可以做得极窄，从而能够有效防止槽栅VDMOS器件中寄生BJT晶体管的开启，提高器件的抗UIS失效能力。 

本发明所要制备的槽栅VDMOS器件的结构如图2所示，相比于图1中所示的常规槽栅型VDMOS，其特点是源区的横向尺度非常薄。 

本发明技术方案如下： 

具有超薄源区的槽栅VDMOS器件的制备方法，如图3所示，包括以下顺序步骤： 

步骤1：在第一导电类型半导体掺杂衬底l表面生长第一导电类型半导体掺杂外延层2，如图4A所示。 

步骤2：在第一导电类型半导体掺杂外延层2上依次进行掺杂浓度较低的第二导电类型半导体体区3和掺杂浓度较高的第二导电类型半导体掺杂接触区4的离子注入，并进行高温推结，形成如图4B所示结构。