[发明专利]一种提高静态随机存储器读出冗余度的方法

说明书

技术领域

本发明属于半导体领域，涉及一种器件的制作方法，尤其涉及一种提高静态随机存储器读出冗余度的方法。

背景技术

静态随机存储器（SRAM）作为半导体存储器中的一类重要产品，在计算机、通信、多媒体等高速数据交换系统中得到了广泛的应用。在一个90纳米以下的通常的SRAM单元的版图结构中，包括有源区、多晶硅栅、和接触孔这三个层次。并主要包括控制管（Pass Gate），该器件为一NMOS器件；下拉管（Pull Down MOS），该器件同样为一NMOS器件；及上拉管（Pull Up MOS），该器件为一PMOS器件。

读出冗余度是衡量SRAM单元读出性能的一个重要参数，图1是一个SRAM器件在读取时的工作示意图，图中4为器件控制管，5为器件下拉管，6为器件上拉管，假设第一节点7存储数据为高电位（即存储数据为“1”），而相应的，第二节点8存储数据为低电位（即存储数据为“0”），在读取动作前，第一位线9和第二位线10会被预充电到高电位，读取动作开始时，字线11打开，由于第一节点7存储的数据为高电位，所以第一位线9上的电压保持不变，而由于第二节点8存储的数据为低电位，第二位线10上的电压会被向下拉，通过感知第一位线9和第二位线10上的电压差来完成SRAM单元的读动作。在读出过程中有一个必须保证的条件，就是不能改变SRAM单元中原先存储的数据。当字线11打开后，第二位线10上的电压被下拉的同时，第二节点8的电位也会同时被拉升到一个中间电位，即不再保持“0”，中间电位的大小是由下拉管和控制管的比例所决定的，即可理解为下拉管和控制管的等效电阻的比例所决定的。为了不改变SRAM单元中原先存储的数据，第二节点8的中间电位被要求必须小于一定数值，即下拉管和控制管的等效电阻的比例必须小于一定值。这就是SRAM读出动作时读出冗余度的要求。增大控制管的等效电阻，可以降低第二节点8的中间电位，从而增加SRAM单元的读出冗余度。

目前，已经报道了多种应力引入技术，按照应力引人的方式，应变硅技术主要分为局部应变和全局应变。局部应变，是指仅在半导体器件的沟道的区引入应变，如刻蚀停止阻挡层(Contact Etch Stop Liners，缩写为CESL)，浅槽隔离(Shallow Trench Isolation，缩写为STT)，应变记忆(Stress Memorization Technique，缩写为SMT)和锗硅源漏(SiGe S/D)等；随着工艺代的进步，特别是在65纳米以下工艺代中，会采用局部应变硅技术制备CMOS器件。局部应变硅技术是指在制备CMOS器件时，对于NMOS器件，其沟道会位于锗硅虚拟衬底上外延生长的硅薄膜之中，由于硅的晶格常数小于锗硅，因此，在锗硅虚拟衬底上外延生长的硅薄膜之中会存在张应力，这个张应力对提高NMOS器件的电子迁移率有益。而对于PMOS器件，由于沟道中的张应力会降低空穴的迁移率，因此PMOS器件的沟道仍然位于正常的体硅之中，而不会采用锗硅虚拟衬底外延硅薄膜的方法。由于只是在NMOS器件的局部区域采用锗硅虚拟衬底上外延硅薄膜的方法，因此被称为局部应变硅技术。特别的，对于SRAM的控制管，由于其也为一NMOS器件，所以在通常工艺中，控制管的沟道也是位于锗硅虚拟衬底上外延硅薄膜之中。

图2为通常局部应变硅技术后为器件下拉管5、器件上拉管6以及器件控制管4的截面示意图。器件下拉管5和器件控制管4（因为同样也是NMOS器件）位于锗硅虚拟衬底之上的外延硅薄膜之中，而器件上拉管6位于正常的体硅之中。

发明内容

鉴于上述的现有技术中的问题，本发明的目的是提供一种提高静态随机存储器读出冗余度的方法。

本发明提供的一种提高静态随机存储器读出冗余度的方法，包括以下步骤：

步骤1，提供静态随机存储器衬底，所述衬底上包括依次相邻的第一NMOS区域、PMOS区域和第二NMOS区域，所述第一NMOS区域用于制备下拉管，所述PMOS区域用于制备上拉管，所述第二NMOS区域用于制备控制管；

步骤2，在第一NMOS区域、PMOS区域和第二NMOS区域之间形成浅槽隔离区；

步骤3，通过局部应变技术在第一NMOS区域生长一层锗硅层作为虚拟衬底，在锗硅虚拟衬底上外延一层硅薄膜，并完成第一NMOS区域NMOS器件的制作；

步骤4，完成PMOS区域的PMOS器件和第二NMOS区域NMOS器件的制作。

在本发明的一个较佳实施方式中，所述步骤3中完成NMOS器件的制作包括在硅薄膜上淀积栅极材料，刻蚀形成栅极并形成侧墙。