[发明专利]微加热装置及形成方法

说明书

技术领域

本发明涉及半导体制造技术，特别涉及一种为待检测器件升温的微加热装置及其形成方法。

背景技术

随着集成电路的集成度不断提高，集成电路中的器件密度和电流速率变得越来越高，集成电路会产生越来越高的能量。因此，集成电路中器件的高温可靠性变得越来越重要，越来越多的对集成电路的测试需要在较高温度下进行。例如，对金属互连线的电迁移检测、对栅介质层的与时间相关的电介质测试、对器件的高温寿命测试以及负偏压稳定性测试(NBTI)等，都需要在较高温度下进行，以便能获得在较高温度下集成电路的电学性能。

现有技术在对集成电路进行电性能测试时，需将待进行电性能测试的集成电路置于加热装置中，以使集成电路的温度升高至测试温度。如图1所示，为现有使集成电路温度升高的加热装置的俯视图，包括：绝缘层102，位于绝缘层102上的金属导线104以及与金属导线连接的电流加载节点106，所述绝缘层102下方还包括加热托盘(图未示)以及位于加热托盘上的待进行电性能测试的集成电路108。图1中加热装置沿AA方向上的剖视图如图2所示，包括：加热托盘110，加载于加热托盘110上的集成电路108，位于集成电路上的绝缘层102，位于绝缘层102上的金属导线104。

通过图1～图2中加热装置对集成电路加热时，先将待进行电性能测试的集成电路加载于加热托盘110上，通过与金属导线104连接的电流加载节点106向金属导线104提供电流，由金属导线104中电流产生焦耳热并通过热传递的方式向绝缘层102下方、加热托盘110上的集成电路108传递热量，进而使集成电路108升温至测试温度。由于位于加热托盘110上的集成电路108在垂直方向上存在温度差，导致集成电路的电性能测试结果不准确。

在申请公开号为101771023A的中国专利申请中还可以发现更多与上述技术方案相关的信息。

因此，提供一种能够对待进行电性能测试集成电路进行加热的工艺成为亟待解决的问题之一。

发明内容

本发明解决的问题是提供一种为待测MOS器件升温的微加热装置，可独立的利用微加热装置对待进行电性能测试的MOS器件进行加热，使得待测MOS器件受热均匀，且温度可控。

为解决上述问题，本发明提供了一种微加热装置，包括：

待测MOS器件，所述待测MOS器件包括位于半导体衬底上的栅极，以及位于半导体衬底上与待测MOS器件栅极相邻设置的伪栅；位于所述半导体衬底上覆盖所述伪栅以及待测MOS器件栅极的第一介质层；位于所述第一介质层上的第二介质层，贯穿所述第二介质层且与栅极连接的第一插塞，贯穿所述第二介质层且与伪栅连接的第二插塞，以及贯穿所述第一介质层和第二介质层且与待测MOS器件源极及漏极连接的第三插塞，所述第三插塞的位置与伪栅的位置不重合；位于所述第二介质层上且与第一插塞连接的感测节点，以及位于所述第二介质层上且与第二插塞连接的金属导线，金属导线通过第二插塞与伪栅连接；其中，金属导线与测试电源连接，利用所述伪栅对待测MOS器件加热。

可选的，所述栅极或伪栅的材质为多晶硅。

可选的，所述微加热装置中伪栅个数为2的整数倍。

可选的，所述伪栅对称设置于栅极的两侧。

可选的，所述伪栅的延伸方向与待测MOS器件栅极延伸方向平行。

可选的，所述第一介质层或第二介质层的材质为氧化硅或低K材料。

可选的，所述金属导线的材质为铝或铜。

可选的，所述第一插塞、第二插塞或第三插塞的材质为钨或铜。

可选的，所述微加热装置还包括加载节点，与所述金属导线连接，所述金属导线通过加载节点与测试电源连接。

可选的，所述加载节点的材质为铝或铜。

相应的，本发明还提供了一种上述微加热装置的形成方法，包括：

提供半导体衬底，在所述半导体衬底上形成待测MOS器件的栅极以及与栅极相邻设置的伪栅；以所述栅极为掩模在栅极两侧的半导体衬底内形成待测MOS器件的源极及漏区，并形成覆盖所述栅极和伪栅的第一介质层以及覆盖所述第一介质层的第二介质层；形成贯穿所述第二介质层且与栅极连接的第一插塞以及贯穿所述第二介质层且与伪栅连接的第二插塞，形成贯穿所述第一介质层和第二介质层且与待测MOS器件的源极及漏区连接的第三插塞，所述第三插塞的位置与伪栅的位置不重合；在所述第二介质层上形成与第一插塞连接的感测节点以及与第二插塞连接的金属导线，所述金属导线通过第二插塞与伪栅连接。

可选的，所述栅极或伪栅的材质为多晶硅。