[发明专利]用于FINFET单元的方法和装置

说明书

相关申请

本申请与2011年12月6日提交的美国序列号13312828号的标题为“Methods and Apparatus for FinFET SRAM Arrays in Integrated Circuits”的申请代理案号TSM11-1188相关，其全部内容结合于此作为参考。

技术领域

本发明涉及半导体领域，更具体地，涉及用于FINFET单元的方法和装置。

背景技术

静态随机存取存储器(“SRAM”)阵列通常用于集成电路器件上的存储。随着半导体工艺的进步，器件大小和电源电平都持续下降。缩小器件大小导致SRAM单元中电荷存储减小。减小的电荷存储导致增加了软失误率(“SER”)。SER由引发存储位错误的阿尔法粒子和宇宙射线中子引起。由于最近在先进的半导体工艺中实施SRAM单元而使SER变为主要问题，这是因为如果不校正的话SER会导致失误率高于所有其他机制组合的失误率。

减小SER的电路方法是增加芯片上纠错电路(“ECC”)。随着ECC架构可以减小SER，但这些方法增加了芯片大小且减小了SRAM存取的速度。

近来FinFET晶体管技术的进步使得使用FinFET晶体管的先进SRAM单元变得可能。与先前的平面MOS晶体管(其具有形成在半导体衬底表面处的沟道)相比，FinFET具有三维沟道区域。在FinFET中，晶体管的沟道形成在半导体材料“鳍”的侧面，有时还形成在顶部。栅极(通常为多晶硅或金属栅极)在鳍的上方延伸，并且栅极电介质设置在栅极和鳍之间。FinFET沟道区域的三维形状允许增加栅极宽度而不增加硅面积，即使器件的总规模随着半导体工艺的缩小而增加，并且与减小的栅极长度相结合，以低硅面积成本提供了合理的沟道宽度特性。

然而，当使用用于上拉的单鳍FinFET晶体管或“PU”晶体管以及传输门“PG”晶体管形成SRAM单元时，同时使用n阱和p阱。在传统的具有单鳍FinFET晶体管的SRAM单元中，p阱区域总是大于n阱区域至少20％。这是由于n型FinFET晶体管至少为p型FinFET栅极数量的两倍。用于阿尔法粒子的收集面积较大，这将导致附加的SER增加。

发明内容

为解决上述问题，本发明提供了一种SRAM单元结构，包括：中心N阱区域以及在中心N阱区域的相对侧上的第一P阱区域和第二P阱区域，N阱区域与P阱区域的面积比在80％至120％之间，SRAM单元结构进一步包括：至少一个p型晶体管，形成在N阱区域中并具有栅电极，该栅电极包括在N阱区域中的p型晶体管有源区域上方的栅极电介质和栅极；以及至少一个n型晶体管，形成在第一P阱区域和第二P阱区域的每一个中，并且每一个n型晶体管都具有栅电极，该栅电极包括在相应P阱区域中的n型晶体管有源区域上方的栅极电介质和栅极。

该SRAM单元结构进一步包括：两个交叉连接反相器，被连接以在真实数据存储节点和互补数据存储节点上存储数据，交叉连接反相器的每一个都进一步包括作为单鳍FinFET的p型上拉晶体管和作为单鳍FinFET的n型下拉晶体管；一对传输门晶体管，具有连接至栅极端子的字线，传输门晶体管中的每一个都连接在一对真实位线节点和互补位线节点中相应的一个与真实数据存储节点和互补数据存储节点中的一个之间，每个传输门晶体管都为形成在一个P阱区域中的单鳍FinFET；单元正电压源CVdd节点，连接至每个上拉晶体管的源极端子以及连接至覆盖N阱区域中的单元的CVdd线；以及第一单元负电源电压节点CVss和第二单元负电源电压节点CVss，连接至覆盖每个P阱区域中的单元的第一CVss线和第二CVss线，CVss线与CVdd线平行；上拉晶体管中的每一个都形成在N阱区域中，以及下拉晶体管中的每一个都形成在第一P阱区域和第二P阱区域中相应的一个中。

该SRAM单元结构进一步包括：N阱面积与P阱面积的比率为90％至110％。

该SRAM单元结构进一步包括：一对位线，连接至真实位线节点和互补位线节点，一对位线的每条位线都沿着N阱区域与第一P阱区域和第二P阱区域之间形成的边界进行定位。

该SRAM单元结构进一步包括：电压控制电路，具有Vdd输出、使能输入、和用于将CVdd线上的CVdd电压提供给SRAM单元的输出；其中，使能输入具有两种状态，第一状态表示写入循环，第二状态表示读取循环。

其中，在写入循环期间，电压控制电路输出CVdd电压，CVdd电压低于输入到电压控制电路的Vdd。