[发明专利]具有较少等离子体损害的集成电路制作方法

说明书

技术领域

本发明涉及一种集成电路的工艺，尤其涉及一种具有较少等离子体损害的集成电路的工艺。

背景技术

为制造集成电路，单晶硅晶片经过多个物理和化学处理，以定义集成电路的结构。

特别是，为定义次微米技术的电子元件，等离子体蚀刻技术广泛的被使用，以蚀刻导电材料或介电材料的薄膜。

图1A-图1C揭示已知的等离子体蚀刻技术，请参照图1A，部分的晶片100包括半导体材料的基底102和位于基底102顶部的结构层104。结构层104可例如是介电材料层、多晶硅层或金属层，上述结构层104将以等离子体蚀刻进行图案化。

请参照图1B，一掩模层106形成在结构层104上，以保护不要移除的部分。掩模层106包括例如光致抗蚀剂等已知的材料。

请参照图1C，在进行等离子体蚀刻后，得到一定义层108。请参照图2，在进行等离子体蚀刻的过程中，等量的正离子和电子被导引朝向晶片100，然而，会有两个机制对晶片100的特定区域造成等离子体202损害：等离子体202均匀性不佳和高电场，造成较正电荷多的负电荷到达晶片100的特定区域，在其它区域则有相反的特征。腔室204中等离子体202的高电场会导致要进行蚀刻的结构层104上的正电荷206召回结构层104下基底102(被基座208支撑)的电子，因此使元件的结构层104被电流和电场通过。当电子元件的薄氧化层被电流穿过，会对其造成损害，改变其特性，且会对元件的功能造成问题，或会对元件的可靠度造成影响。特别是，当半导体尺寸变的更小，且栅极氧化物变的更薄，等离子体202损害会变的更严重。

发明内容

根据上述，本发明提供一种具有较少等离子体损害的集成电路制作方法，包括：提供一基底；形成一结构层于基底上；形成一导电光致抗蚀剂层于结构层上，其中导电光致抗蚀剂层于一光致抗蚀剂材料中掺杂导电高分子形成；及对结构层进行一蚀刻工艺。

本发明提供一种具有较少等离子体损害的集成电路制作方法，包括：提供一基底；形成一结构层于基底上；及形成一光致抗蚀剂层于结构层上；对结构层进行一蚀刻工艺，其中光致抗蚀剂层具导电性，以减少蚀刻工艺中的等离子体损害。

本发明以导电光致抗蚀剂层作为掩模，蚀刻一结构层的方法具有许多优点，例如：第一，本发明导电光致抗蚀剂层可通过于一般的光致抗蚀剂层中掺杂导电高分子形成，其为简易的工艺，且可与标准的集成电路工艺整合。第二，导电光致抗蚀剂层的结构与传统光致抗蚀剂层的结构相似，因此其可以等离子体灰化工艺移除。第三，本发明以导电光致抗蚀剂层作为掩模蚀刻一结构层的方法可减少蚀刻工艺的损害。

为让本发明的特征能更明显易懂，下文特举实施例，并配合附图，作详细说明如下：

附图说明

图1A-图1C显示公知等离子体蚀刻工艺的剖面图。

图2显示一等离子体蚀刻工艺室的示意图。

图3A-图3B显示本发明一实施例等离子体蚀刻工艺的剖面图。

图4显示一等离子体蚀刻工艺室的示意图。

图5显示本发明一实施例形成导电光致抗蚀剂层的示意图。

上述附图中的附图标记说明如下：

100～晶片；   102～基底；

104～结构层； 106～掩模层；

108～定义层； 202～等离子体；

204～腔室；   206～正电荷；

208～基座；   301～晶片；

302～基底；  304～结构层；

306～光致抗蚀剂掩模层；310～基座；

312～腔室；  314～线圈；

406～光致抗蚀剂掩模层；408～导电高分子材料。

具体实施方式

以下详细讨论实施本发明的实施例。可以理解的是，实施例提供许多可应用的发明概念，其可以较广的变化实施。所讨论的特定实施例仅用来揭示使用实施例的特定方法，而不用来限定揭示的范畴。

以下内文中的“一实施例”是指与本发明至少一实施例相关的特定图样、结构或特征。因此，以下“在一实施例中”的叙述并不是指同一实施例。另外，在一或多个实施例中的特定图样、结构或特征可以适当的方式结合。值得注意的是，本说明书的附图并未按照比例绘示，其仅用来揭示本发明。