[发明专利]集成电路及其操作方法，存储器，无线装置及设备

说明书

分案申请的相关信息

本申请为发明名称为“集成电路及其操作方法，存储器，无线装置及设备”的原中国发明专利申请的分案申请。原申请的申请号为200480009091.X；原申请的申请日为2004年4月2日；原发明专利申请案的优先权日为2003年4月2日。

技术领域

本申请案主张于2003年4月2日申请的题为“SRAM Leakage Reduction”的美国临时专利申请案第60/460,157号的权利。

本发明大体涉及数据通信，且更具体来说涉及用于减少在互补型金属氧化物半导体(CMOS)电路中的泄漏电流的技术。

背景技术

集成电路(IC)制造技术继续发展，结果晶体管的大小继续减小。此使得能够将更多的晶体管和更复杂的电路制造在一IC晶粒(die)上，或者，一更小的晶粒能够用于一给定的电路。更小的晶体管大小也支持更快的操作速度且提供其它益处。

对于CMOS技术(其广泛用于数字电路和某些模拟电路)来说，随着晶体管大小的减小产生的一个主要问题是备用电源。一更小的晶体管几何形状导致更高的电场，其对晶体管施加应力且引起氧化物击穿(oxide breakdown)。为减少电场，经常将一较低的电源电压用于较小几何形状的晶体管。不幸地是，较低的电源电压也增加了晶体管的延迟，这对高速电路来说是不理想的。为了减少延迟且提高操作速度，减少了晶体管的阈电压(Vt)。阈电压确定了晶体管接通的电压。然而较低的阈电压和较小的晶体管几何形状导致了较高的泄漏电流，泄漏电流是当一晶体管关断时穿过晶体管的电流。

随着CMOS技术的尺寸越来越小，泄漏电流越来越成为问题。这是因为泄漏电流相对于晶体管大小上的减小以较高速率增加。而且，泄漏电流对于诸如便携式装置(例如，蜂窝电话和便携式计算机)的某些应用来说是一个主要的问题。泄漏电流消耗功率且减少了使用电池电源的便携式装置的备用时间。

减少泄漏电流而不会减少太多性能是CMOS设计中的一个主要挑战，尤其随着IC技术的尺寸下降到90nm(纳米)且更小时。在较大CMOS电路设计中对抗高泄漏电流的一个通用方法是当CMOS电路关断时切断其电源。可用一个头开关、一个脚开关或使用两者来切断电源。头开关是置于电源与CMOS电路之间的开关。脚开关是置于CMOS电路与电路接地端之间的开关。

双Vt CMOS技术允许在相同IC晶粒上制造低阈电压(低Vt)场效应晶体管(FET)装置和高阈电压(高Vt)场效应晶体管装置。因为速度对于头开关和脚开关来说并不关键，所以这些开关可用高Vt FET装置建构来减少泄漏电流。CMOS电路用低Vt FET装置建构用于高速运作。在正常操作时，开关接通且CMOS电路利用低Vt FET装置的速度优势运作。在一备用模式下(也称之为睡眠模式)，开关关断且CMOS电路被禁用。因为高Vt FET装置的泄漏电流可比低Vt FET装置的泄漏电流小10到100倍，所以通过将高Vt FET装置用作开关而减少了CMOS电路的泄漏电流。

上述用于减少泄漏电流的方法(意即，高Vt FET装置用于开关且低Vt FET装置用于CMOS电路)对于某些CMOS电路来说足够。然而，用头开关断开电源或用脚开关断开电路接地端对某些CMOS电路来说可为有害的。一种这样的CMOS电路是静态随机存取存储器(SRAM)，其存储单元以FET装置建构。对于SRAM来说，断开电源和/或电路接地端引起所述FET装置浮动，这可引起所述存储单元丢失其内部状态。因此，当将SRAM置于备用模式下时可丢失数据。

因此在此项技术中需要能减少诸如SRAM的CMOS电路的泄漏电流的技术。

发明内容

本文提供的技术用于在可能的地方以低Vt FET装置实现高性能和以高Vt FET装置减少泄漏电流。这些技术可用于各种类型的CMOS电路，诸如SRAM、动态RAM(DRAM)、控制器、数字信号处理器(DSP)、微处理器和类似电路。