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[发明专利]一种应用于逐次逼近型模数转换器的高速移位寄存器-CN201510475929.4有效
发明人：徐代果;胡刚毅;李儒章;王健安;陈光炳;石寒夫;徐世六 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2015-08-06 - 公布日： 2019-01-11 - 主分类号： G11C19/28 文献下载
摘要：本发明公开一种应用于逐次逼近型模数转换器的高速移位寄存器，包括第一D触发器单元、第二D触发器单元和开关阵列K1、K2、…、KN；第一D触发器单元包括1个D触发器DFF0和N‑1个D触发器DFF1，DFF0的复位端和每个DFF1的复位端接采样控制信号，所有D触发器的时钟端与比较器的使能信号相连，DFF0的输入端接地，输出信号Q1接第一个DFF1的输入端并控制开关K1，第一个DFF1的输出信号Q2接第二个DFF1的输入端并控制开关K2，以此类推；第二D触发器单元包括N个D触发器DFF1，每个DFF1的复位端接采样控制信号，时钟端一一通过开关K1～KN与与非门输出信号连接，输入端一一通过开关K1～KN与比较器输出驱动电路的输出信号连接
一种应用于逐次逼近型模数转换器高速移位寄存器

[发明专利]CMOS图像传感器像素读出加速电路-CN202010181838.0有效
发明人：郭仲杰;苏昌勖;韩晓;李晨;刘申;曹喜涛 -专利权人：西安理工大学
申请日： 2020-03-16 - 公布日： 2022-04-22 - 主分类号： H04N5/374 文献下载
摘要：本发明公开了一种CMOS图像传感器像素读出加速电路，包括寄存器DFF1，寄存器DFF1的CLK端与寄存器DFF2的CLK端连接后同时还与比较器A连接，寄存器DFF1的Q端与MOS管M1的栅极连接，寄存器DFF1的D端与MOS管M1的发射极连接，MOS管M1的集电极又与MOS管M4的集电极连接，MOS管M4栅极与寄存器DFF2的Q端连接，寄存器DFF1的D端与MOS管M1的发射极均与电源VCC连接，且同时与待加速的
cmos 图像传感器像素读出加速电路

[实用新型]一种消除按键抖动的数字电路-CN201120406577.4有效
发明人：王晓磊 -专利权人：燕山大学
申请日： 2011-10-20 - 公布日： 2012-10-17 - 主分类号： H03K3/013 文献下载
摘要：按键信号X和触发器DFF1输出端Q1连接与门AND1，按键信号X和触发器DFF0输出端Q0连接与门AND2，两个触发器的输出端Q0和Q1连接与门AND3；与门AND1、AND2和AND3的输出端连接或门采样时钟CLK连接触发器DFF0和DFF1的时钟输入端，按键信号X连接触发器DFF0的输入端D0，或门OR的输出连接触发器DFF1输入端D1，触发器DFF1的输出Q1是按键信号经过防抖处理之后的输出。
一种消除按键抖动数字电路

[发明专利]一种基于衬底控制与隐逻辑技术的低电压分频器-CN201810568498.X在审
发明人：吴建辉;朱荣华;李红 -专利权人：东南大学
申请日： 2018-06-05 - 公布日： 2018-11-23 - 主分类号： H03L7/193 文献下载
摘要：本发明公开了一种基于衬底控制与隐逻辑技术的低电压分频器，包括第一触发器DFF1、第二触发器DFF2、反相器模块、衬底控制模块以及隐逻辑模块。所述第一触发器DFF1将反相器模块的输出信号OUT在控制信号MC的作用下进行二分频操作；所述隐逻辑模块控制第一触发器DFF1和第二触发器DFF2分别进行2分频和3分频的切换；所述第二触发器DFF2对第一触发器DFF1的输出信号进行2分频操作；所述衬底控制模块对第二触发器DFF2中的第十一MOS晶体管M11的衬底进行控制，改变第十一MOS晶体管M11的阈值电压；所述反相器模块将第二触发器的输出信号进行反相后输入到第一触发器DFF1的输入端。
第二触发器第一触发器衬底反相器模块输出信号分频控制模块逻辑技术逻辑模块低电压分频器功耗锁相环系统控制信号阈值电压二分频输入端低电反相

[发明专利]一种高速低功耗的2/3双模预分频器-CN201510518075.3有效
发明人：吴建辉;程康;张文通;陈超;黄成;李红 -专利权人：东南大学
申请日： 2015-08-21 - 公布日： 2018-06-01 - 主分类号： H03L7/18 文献下载
摘要：本发明公开了一种高速低功耗的2/3双模预分频器，包括两个D触发器，分别记为触发器DFF1和触发器DFF2，触发器DFF1的工作状态受分频模式控制信号MC控制，触发器DFF2的第一级采用动态浮动输入的E‑TSPC电路来提高电路速度，第二级和第三级采用TSPC结构的动态D锁存器来进一步降低功耗；当MC＝1时，触发器DFF1不工作，触发器DFF2正常工作，2/3双模预分频器工作在二分频模式；当MC＝0时，触发器DFF1正常工作，触发器DFF2正常工作，2/3双模预分频器工作在三分频模式。
触发器双模预分频器低功耗电路电路结构分频模式工作频率降低功耗控制信号输出分频信号抖动第三级第一级二分频三分频分频浮动

[外观设计]茶罐（DFF1）-CN202130863434.5有效
发明人：丁飞飞 -专利权人：潮州松林陶瓷有限公司
申请日： 2021-12-28 - 公布日： 2022-02-08 - 主分类号： 07-01 文献下载
摘要：1.本外观设计产品的名称：茶罐（DFF1）。2.本外观设计产品的用途：用于厨房储存茶叶。3.本外观设计产品的设计要点：在于形状与图案的结合。4.最能表明设计要点的图片或照片：立体图。
茶罐 dff1

[发明专利]一种提高双沿时钟电路测试覆盖率的装置及其设计方法-CN202011020792.0有效
发明人：孙晓宁;江心标;刘文成 -专利权人：联暻半导体（山东）有限公司
申请日： 2020-09-24 - 公布日： 2023-09-15 - 主分类号： G06F30/33 文献下载
摘要：本发明公开了一种提高双沿时钟电路测试覆盖率的装置及其设计方法，装置，包括依次串联的DFF0电路、DFF1电路和DFF2电路，在使能信号为高时，整个串联电路处于shift模式；当使能信号为低时，整个串联电路处于capture模式；在数据通路引入锁存器LATCH，所述锁存器LATCH设置在DFF1电路和DFF2电路之间的组合逻辑电路中，所述DFF0电路和DFF1电路为上升沿触发的寄存器，DFF2电路为下降沿触发的寄存器
一种提高时钟电路测试覆盖率装置及其设计方法

[发明专利]一种分频器电路-CN202310604783.3在审
发明人：彭仁国;车文毅 -专利权人：裕太微（上海）电子有限公司
申请日： 2023-05-26 - 公布日： 2023-09-19 - 主分类号： H03K23/40 文献下载
摘要：本发明公开了一种分频器电路，包括第一D触发器DFF1、第二D触发器DFF2、第一或非门NOR1、第二或非门NOR2和反相器INV，所述第一D触发器DFF1的D输入端接反相器INV的输出端，所述第一D触发器DFF1的QP输出端接所述第一或非门NOR1的输入端A，所述第一或非门NOR1的输入端B接控制信号mod，所述第二D触发器DFF2的QP输出端同时接反相器INV的输入和第二或非门NOR2的输入端C，所述第二或非门NOR2的输入端D接第一或非门NOR1的输出端，第二或非门NOR2的输出端接第二D触发器DFF2的D输入端，第一D触发器DFF1和第二D触发器DFF2的clk时钟端均接有时钟信号Clk。
一种分频器电路

[发明专利]一种同步计数器-CN201810115800.6在审
发明人：李志刚 -专利权人：长沙泰科阳微电子有限公司
申请日： 2018-02-06 - 公布日： 2019-08-13 - 主分类号： H03K23/40 文献下载
摘要：本发明公开了一种同步计数器，包括输入端COUNTER ENABLE、输入端CLOCK、输出端CARRY、输出端CARRY_B、状态输出端Q₀、状态输出端Q₁、状态输出端Q₂和状态输出端Q₃、触发器DFF1、触发器DFF2、触发器DFF3、触发器DFF4、触发器DFF5、二输入与非门ND1、二输入或非门NR1、二输入与非门ND2、二输入或非门NR2、二输入与非门ND3、二输入或非门NR3和非门INV1，其中，触发器DFF1、触发器DFF2、触发器DFF4的输入端和输出端分别包括输入端EN1和输入端T1以及输出端Q1和输出端QN1，触发器DFF3和触发器DFF5的输入端和输出端分别包括输入端ENB和输入端T2以及输出端Q2和输出端QN2，输入端COUNTER ENABLE分别与触发器DFF1的输入端EN1、二输入与非门ND1的输入端以及触发器DFF2的输入端EN1连接。
触发器输入端输出端二输入与非门状态输出端二输入或非门同步计数器非门

[发明专利]一种高速低抖动的鉴频鉴相器及时钟数据恢复电路-CN201811074283.9有效
发明人：张长春;王新稳 -专利权人：南京邮电大学
申请日： 2018-09-14 - 公布日： 2022-04-05 - 主分类号： H03L7/087 文献下载
摘要：本发明公开了一种高速低抖动的鉴频鉴相器及时钟数据恢复电路，鉴频鉴相器包括产生Q路信号的Q路Bang‑Bang型PD、产生I路信号的Alexander PD和三态输出FD；所述Q路Bang‑Bang型PD包括DFF6、DFF7和DFF8；所述Alexander PD包括DFF1、DFF2、DFF3、DFF4、DFF 5、XOR1和XOR2，其中DFF1、DFF3和DFF5构成I路Bang‑Bang型PD；所述三态输出FD包括Latch1、Latch2和三态选择器。本发明中的Alexander PD在Bang‑Bang型PD的基础上增加了两个DFF以及两个XOR构成。FD由两个锁存器与一个三态选择器组成。
一种高速抖动鉴频鉴相器时钟数据恢复电路

[实用新型]一种同步可逆加减计数器-CN202021291124.7有效
发明人：李富华;吴庆;殷明;黄祥林 -专利权人：苏州大学
申请日： 2020-07-04 - 公布日： 2021-02-02 - 主分类号： H03K21/02 文献下载
摘要：本实用新型提供一种同步可逆加减计数器，包括：非门、异或门和D触发器，IN为输入信号、Reset为复位信号、clk为时钟脉冲、Qn为第n个D触发器的Q端输出，IN输入信号，经过异或门和非门，从D触发器DFF0的D端输入、并从D触发器DFF0的Q端输出，该信号即为Q0,然后经过异或门和非门，从D触发器DFF1的D端输入、并从D触发器DFF1的Q端输出，该信号即为Q1，依此类推，从D触发器DFFn的Q端输出信号
一种同步可逆加减计数器

[发明专利]集成电路及其测试方法-CN200610143641.8无效
发明人：横田俊彦 -专利权人：国际商业机器公司
申请日： 2006-11-06 - 公布日： 2007-05-16 - 主分类号： G01R31/3185 文献下载
摘要：为达到该目的，本发明提供一种集成电路及其测试方法，该集成电路包括：能够进行刷新并且利用第一时钟信号CLK1工作的第一触发器；利用第二时钟信号CLK2工作并且连接第一触发器的第二触发器DFF2；以及利用第二时钟信号CLK2工作并且连接第一触发器的第三触发器DFF3。以在接收通过第一触发器DFF1的第二触发器DFF2和第三触发器DFF3之间的时钟信号CLK2时释放并捕获测试数据，以及通过第一触发器DFF1刷新测试数据的方式，对第一和第二触发器之间的路径进行测试。
集成电路及其测试方法

[发明专利]一种优化的三模冗余加固电路结构-CN201911239200.1有效
发明人：孙玉焕;黄高中;徐烈伟;俞军 -专利权人：上海复旦微电子集团股份有限公司
申请日： 2019-12-06 - 公布日： 2023-08-18 - 主分类号： G06F30/30 文献下载
摘要：所述电路结构包括：COMB1一端连接DATA_IN_TMRO，另一端与DFF1和VOTER5的一端连接；所述DFF1一端连接CLKTMRO，另一端与VOTER1和VOTER2的一端连接；所述VOTER1的一端还与DFF2的一端和DFF5的另一端连接，所述VOTER1的另一端与COMB3的一端连接；所述COMB3的另一端与DFF3和VOTER6的一端连接；所述DFF3的一端输入CLK_TMRO，所述DFF3的另一端与VOTER3的一端、VOTER7的一端连接；所述VOTER3的一端还与DFF4的一端、DFF6的一端连接，所述VOTER3的另一端连接DATAOUTTMRO；还包括COMB2，所述COMB2的一端连接DATA_IN_TMR1，另一端与DFF2的一端和所述VOTER5的一端连接；所述DFF2的一端连接CLK_TMR1，另一端与所述VOTER2的一端连接。
一种优化冗余加固电路结构

[发明专利]一种高速低功耗四/五预分频器-CN201810458057.4在审
发明人：魏启迪;朱晓锐;章国豪 -专利权人：广东工业大学
申请日： 2018-05-14 - 公布日： 2018-07-24 - 主分类号： H03K23/00 文献下载
摘要：本发明公开了一种高速低功耗四/五预分频器，包括：第一级真单相时钟触发器DFF1、第二级真单相时钟触发器DFF2、第三级真单相时钟触发器DFF3、或非门N1、NMOS晶体管M1和NMOS晶体管M2；或非门N1的输出端与NMOS晶体管M2的栅极连接；第二NMOS晶体管M2的漏极与NMOS晶体管M1的源极连接；第一级真单相时钟触发器DFF1的输出端与NMOS晶体管M1的栅极连接；NMOS晶体管M1的漏极连接至第二级真单相时钟触发器DFF2的第二主锁存器输出端与第二从锁存器之间；第二级真单相时钟触发器DFF2的输出端通过非门N2与第三级真单相时钟触发器DFF2的输入端连接；第三级真单相时钟触发器DFF2的输出端通过非门N3连接或非门N1的第一输入端；或非门N1的第二输入端连接控制信号M。
单相时钟触发器输出端或非门第三级输入端连接预分频器栅极连接低功耗第一级非门漏极从锁存器控制信号源极连接主锁存器输入端

[实用新型]一种高速低功耗四/五预分频器-CN201820713404.9有效
发明人：魏启迪;朱晓锐;章国豪 -专利权人：广东工业大学
申请日： 2018-05-14 - 公布日： 2018-12-28 - 主分类号： H03K23/00 文献下载
摘要：本实用新型公开了一种高速低功耗四/五预分频器，包括：第一级真单相时钟触发器DFF1、第二级真单相时钟触发器DFF2、第三级真单相时钟触发器DFF3、或非门N1、NMOS晶体管M1和NMOS晶体管M2；或非门N1的输出端与NMOS晶体管M2的栅极连接；第二NMOS晶体管M2的漏极与NMOS晶体管M1的源极连接；第一级真单相时钟触发器DFF1的输出端与NMOS晶体管M1的栅极连接；NMOS晶体管M1的漏极连接至第二级真单相时钟触发器DFF2的第二主锁存器输出端与第二从锁存器之间；第二级真单相时钟触发器DFF2的输出端通过非门N2与第三级真单相时钟触发器DFF2的输入端连接；第三级真单相时钟触发器DFF2的输出端通过非门N3连接或非门N1的第一输入端；或非门N1的第二输入端连接控制信号M。
单相时钟触发器输出端或非门第三级输入端连接预分频器栅极连接低功耗第一级非门漏极本实用新型从锁存器控制信号源极连接主锁存器输入端

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