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[发明专利]一种显示主板电源故障的电路-CN202010730861.0有效
发明人：陈咏喧 -专利权人：苏州浪潮智能科技有限公司
申请日： 2020-07-27 - 公布日： 2022-06-10 - 主分类号： G01R31/40 文献下载
摘要：本发明公开了一种显示主板电源故障的电路，包括欠压检测电路、过压检测电路、过流检测电路、第一逻辑器件、第二逻辑器件、第一LED驱动电路、第二LED驱动电路和关断组件，待测主板电源的第一输出端分别连接欠压检测电路和过压检测电路的输入端，第一逻辑器件的两个输入端分别连接欠压检测电路的输出端和过压检测电路的输出端，第一逻辑器件的输出端连接第一LED驱动电路；待测主板电源的第二输出端连接过流检测电路的输入端，过流检测电路的输出端连接第二LED驱动电路，第二逻辑器件的两个输入端分别连接第一逻辑器件的输出端和过流检测电路的输出端，第二逻辑器件的输出端与关断组件连接。
一种显示主板电源故障电路

[发明专利]具有可编程逻辑单元阵列的电子电路-CN200480004613.7无效
发明人： K·莱滕－诺瓦克 -专利权人：皇家飞利浦电子股份有限公司
申请日： 2004-02-12 - 公布日： 2006-03-22 - 主分类号： H03K19/173 文献下载
摘要：一种电子电路具有可编程逻辑单元，所述可编程逻辑单元具有多个可编程逻辑部件，所述可编程逻辑部件能够被配置在多位操作数模式和随机逻辑模式下操作。所述可编程逻辑部件并联地耦合在输入电路和输出电路之间。在随机逻辑模式下，所述输入电路可以被配置为把来自逻辑输入端的相同组合的逻辑输入信号提供到可编程逻辑部件。在多位操作数处理模式下，所述输入电路可以被配置为把来自不同逻辑输入端的逻辑输入信号提供到可编程逻辑部件。在随机逻辑模式下，输出电路在其他输入信号的控制之下选择来自可编程逻辑部件的输出信号，并且在多位操作数模式下，并行地传递来自所述可编程逻辑部件的输出。所述可编程逻辑部件包括多路复用器，在所述可编程逻辑部件被配置为在多路复用模式下操作时，传递所接收的输入信号之一。可以在多路复用模式和多位操作数处理模式之间共享控制信号。
具有可编程逻辑单元阵列电子电路

[发明专利]一种采用移位链的集成电路-CN201210038009.2有效
发明人：崔运东;王潘丰 -专利权人：京微雅格（北京）科技有限公司
申请日： 2012-02-17 - 公布日： 2013-08-21 - 主分类号： G11C8/04 文献下载
摘要：该移位链包括具有第一逻辑单元和第二逻辑单元；其中，第一逻辑单元包括第一移位链结构和第一寄存器，第一移位链结构具有和第一寄存器的输出端耦合的输入端与和第一寄存器的输入端耦合的输出端；第二逻辑单元包括第二移位链结构和第二寄存器，第二移位链结构具有和第二寄存器的输出端耦合的输入端与和第二寄存器的输入端耦合的输出端；其中，第一逻辑单元和第二逻辑单元中的一个逻辑单元的移位链结构包括配置位，该配置位允许第一逻辑单元和第二逻辑单元中的另一个逻辑单元的寄存器输出信号传递到所述第一逻辑单元和第二逻辑单元中的一个中的寄存器输入端
一种采用移位集成电路

[实用新型]一种逻辑电平信号传输装置-CN201420376421.X有效
发明人：陈守和;刘凌云 -专利权人：惠州华阳通用电子有限公司
申请日： 2014-07-08 - 公布日： 2014-11-05 - 主分类号： H03K19/0175 文献下载
摘要：本实用新型提供一种逻辑电平信号传输装置，包括第一组信号输入输出接口、逻辑电平信号叠加电路、逻辑电平信号分离电路、第二组信号输入输出接口；第一组信号输入输出接口连接逻辑电平信号叠加电路的两个信号输入端；逻辑电平信号叠加电路，用于将第一、第二逻辑电平信号进行叠加后传输到逻辑电平信号分离电路；逻辑电平信号分离电路，用于将叠加逻辑电平信号分离为第三、第四逻辑电平信号；第二组信号输入输出接口用于响应接收第三逻辑电平信号或第四逻辑电平信号本实用新型的技术方案实现用一根信号线传输两路逻辑信号，减少车载娱乐导航系统的分体机主机和显示屏之间的连接器的引脚数，降低结构设计难度，提高信号连接的可靠性。
一种逻辑电平信号传输装置

[发明专利]地铁列车可编程逻辑控制系统及控制方法-CN202210792441.4在审
发明人：王栋博;徐景胜;杨立军;崔文超;郑智化;韩伟坤;张启瑞;苗延波;文卫明;田广平 -专利权人：河南思维自动化设备股份有限公司;河南思维轨道交通技术研究院有限公司
申请日： 2022-07-05 - 公布日： 2022-10-11 - 主分类号： B61L15/00 文献下载
摘要：本发明的目的在于提出一种地铁列车可编程逻辑控制系统，解决触点式继电器控制系统存在的故障率较高，电磁环境复杂的问题。包括通过以太网或总线进行通信连接的可编程逻辑控制单元；各可编程逻辑控制单元被配置为输入电路，输出电、主控运算电路，主控运算电路被配置为对输入信号按照预设逻辑规则进行逻辑控制，还被配置为对逻辑控制过程进行数据记录；还包括内部通信电路，电源电路，输入电路、输出电路、主控运算电路、内部通信电路、电源电路构成一系逻辑控制电路；两逻辑控制电路组成双系逻辑控制电路，还设置热备切换控制电路，热备切换电路用于监控它系逻辑控制电路状态信息，根据节点状态信息决策信号通路，保一通路可实现输出电路输出驱动信号。
地铁列车可编程逻辑控制系统控制方法

[发明专利]累加器硬件-CN202310324402.6在审
发明人： K·洛维斯;F·纳扎尔 -专利权人：想象技术有限公司
申请日： 2023-03-29 - 公布日： 2023-10-17 - 主分类号： G06F7/498 文献下载
摘要：描述了累加器硬件逻辑。在一个示例中，累加器硬件逻辑包括第一和第二加法逻辑单元以及存储区。第一加法逻辑单元包括第一输入端、第二输入端和输出端，第一和第二输入端中的每一者被布置成在每个时钟周期中接收输入值。第二加法逻辑单元包括直接连接到第一加法逻辑单元的输出端的第一输入端。第二加法逻辑单元还包括第二输入端和输出端。存储区被布置成存储由第二加法逻辑单元输出的结果。累加器硬件逻辑还包括位于存储区与第二加法逻辑单元的第二输入之间的反馈路径中的移位硬件和/或求反硬件。
累加器硬件

[发明专利]内含单一类型晶体管的逻辑电路及相关应用电路-CN200610160436.2有效
发明人：曾名骏;郭鸿儒;黄建翔 -专利权人：奇美电子股份有限公司;奇晶光电股份有限公司
申请日： 2006-11-16 - 公布日： 2008-05-28 - 主分类号： H03K19/00 文献下载
摘要：一种内含单一类型晶体管的逻辑电路，其包含一第一逻辑单元、一相同于该第一逻辑单元的第二逻辑单元、一用来改变该第一逻辑单元的输出端上电压的升降压单元、一耦接于该第二逻辑单元的输出端及该升降压单元的输出端的阻抗单元、以及一全振幅缓冲器，其第一电源端耦接于该第一逻辑单元的电源端，第二电源端用来耦接于该第二电压源，输入端耦接于该第一逻辑单元的输入端，控制端耦接于该阻抗单元的输出端，用来产生一全逻辑振幅信号，该全振幅缓冲器内所包含的晶体管的类型相同于该第一逻辑单元内所包含的晶体管的类型
内含单一类型晶体管逻辑电路相关应用电路

[发明专利]集成电路的逻辑瓦片的时钟分配和生成体系架构及其操作方法-CN201880029985.7有效
发明人：成·C·王;N·U·纳图 -专利权人：弗莱克斯-罗技克斯技术公司
申请日： 2018-06-02 - 公布日： 2023-05-05 - 主分类号： H03K19/17728 文献下载
摘要：包含以行和列的阵列布置的逻辑瓦片阵列的集成电路。该逻辑瓦片阵列包括：第一逻辑瓦片，以接收第一外部时钟信号，其中，第一多个逻辑瓦片中的每个逻辑瓦片使用以下来生成瓦片时钟：(i)第一外部时钟信号或(ii)来自第一多个的逻辑瓦片的多个输出时钟路径中的一个输出时钟路径的第一外部时钟信号的延迟版本；以及第二逻辑瓦片，以接收第二外部时钟信号，其中，第二多个逻辑瓦片中的每个逻辑瓦片使用以下来生成瓦片时钟：(i)第二外部时钟信号或(ii)来自第二多个的逻辑瓦片的多个输出时钟路径中的一个输出时钟路径的第二外部时钟信号的延迟版本
集成电路逻辑瓦片时钟分配生成体系架构及其操作方法

[发明专利]量化逻辑之多值幅权寄存器的读写控制方法-CN201711119699.3在审
发明人：胡五生 -专利权人：胡五生
申请日： 2017-10-30 - 公布日： 2019-05-07 - 主分类号： G06F7/38 文献下载
摘要：量化逻辑之多值幅权寄存器的读写控制方法是按照量化逻辑之多值幅权信息的基本特征而设计的读写控制电路，具体实现方法是利用模拟开关TG的逻辑控制端连接控制逻辑信号端实现逻辑控制，利用TG的模拟输入输出端构成模拟信息受控通路，所述的读出模拟开关的输入端连接到多值寄存器的输出端，所述的写入模拟开关的输出端连接到多值寄存器的输入端，所述的读出模拟开关的各逻辑控制端连接到一起并和读出控制与非门的输出连接，所述的写入模拟开关的各逻辑控制端连接到一起并和写入控制与非门的输出端连接
模拟开关逻辑控制寄存器输出端连接读写控制与非门量化读出写入读写控制电路输入端连接输入输出端读出控制连接控制逻辑信号模拟信息输出连接写入控制权信息输出端输入端受控

[实用新型]一种适用于微电网多逆变器并联运行的同步锁相电路-CN201821332125.4有效
发明人：张志;黄志佳;曾沅彬;凌文胜;张垚 -专利权人：东莞理工学院
申请日： 2018-08-17 - 公布日： 2019-05-24 - 主分类号： H02M7/42 文献下载
摘要：本实用新型涉及逆变器电路领域，提出一种适用于微电网多逆变器并联运行的同步锁相电路，包括滤波模块和逻辑处理模块，其中逻辑处理模块用于对电路进行逻辑与处理；所述滤波模块的输入端作为同步锁相电路的输入端，滤波模块的输出端与逻辑处理模块的输入端电连接，逻辑处理模块的输出端作为同步锁相电路的输出端。本实用新型将逆变器锁相电路输出的方波信号通过滤波模块输入端输入，经过逻辑处理模块对输入的方波进行逻辑与处理，降低锁相电路的产生的误差，有效地控制逆变器的输出电压信号的相位一致，避免多逆变器并联电路产生环流和损耗
逻辑处理模块同步锁相电路滤波模块多逆变器输出端输入端本实用新型并联运行锁相电路逻辑与逆变器微电网输出电压信号输入端电连接逆变器电路有效地控制并联电路处理模块方波信号相位一致环流与逻辑方波电路输出

[发明专利]反应堆保护系统外部电源联锁控制器-CN201310346780.0有效
发明人：罗建清;周阳;饶迎华;杜泽荣;苏保川 -专利权人：中核核电运行管理有限公司;核电秦山联营有限公司
申请日： 2013-08-09 - 公布日： 2017-07-18 - 主分类号： H02H3/24 文献下载
摘要：它包括逻辑柜联锁组件、信号柜联锁组件和输出柜联锁组件，逻辑柜联锁组件安装在逻辑柜中，防止逻辑柜失电，并按照特定顺序供电；信号柜联锁组件安装在信号柜中，防止信号柜失电，并按照特定顺序供电；输出柜联锁组件安装在输出柜中，防止输出柜失电，并按照特定顺序供电。本发明采用逻辑柜联锁组件、信号柜联锁组件和输出柜联锁组件，能够有效防止反应堆保护系统失电导致设备误动作问题。同时避免了在输出柜供电的状态下逻辑柜停电。逻辑柜停电时能够自动切断输出柜电源。
反应堆保护系统外部电源联锁控制器

[发明专利]一种非线性伪随机序列发生器-CN201210246275.4有效
发明人：吕虹;朱达荣;汪小龙;陈蕴;方俊初;张爱雪;戚鹏;常伟 -专利权人：安徽建筑工业学院;吕虹
申请日： 2012-07-08 - 公布日： 2012-10-17 - 主分类号： G06F7/58 文献下载
摘要：本发明提供非线性伪随机序列发生器，包括：移位寄存器单元；反馈逻辑单元，包括线性反馈逻辑单元、非线性反馈逻辑单元和合成单元；其中，线性反馈逻辑单元输入端按照其本原三项式反馈函数与移位寄存器单元的状态输出端对应连接，其输出端与合成单元的一个输入端连接；非线性反馈逻辑单元输入端按照其非线性特征函数与移位寄存器单元状态输出端对应连接，其输出端与合成单元的另一个输入端连接；合成单元包括异或门，其输入端分别与线性反馈逻辑单元输出端和非线性反馈逻辑单元输出端连接，所述的合成单元输出端与移位寄存器输入端连接。
一种非线性随机序列发生器

[发明专利]一种逻辑输出光电耦合器引脚折弯装置-CN202010299796.0有效
发明人：吴琪 -专利权人：湖南光智通信技术有限公司
申请日： 2020-04-16 - 公布日： 2021-07-02 - 主分类号： B21F1/00 文献下载
摘要：本发明公开了一种逻辑输出光电耦合器引脚折弯装置，包括滑轨模块、移动模块、压弯模块、逻辑输出光电耦合器和检测模块，滑轨模块上表面的两侧均设置有移动模块，两个移动模块的内侧均设置有压弯模块。本发明通过设置代加工滑轨，可以保证逻辑输出光电耦合器两侧引脚的外形形状，并且在压弯过程中可以保护逻辑输出光电耦合器本体不会受挤压产生损坏，通过设置的压弯模块，可以将逻辑输出光电耦合器两侧的引脚进行压弯变形，并且可以实现对不同长度引脚的逻辑输出光电耦合器进行压弯加工，通过设置的检测模块，可以检测逻辑输出光电耦合器是否移动到顶端压弯块和底端压弯块之间，从而保证所有的引脚都被压弯。
一种逻辑输出光电耦合器引脚折弯装置

[发明专利]一种可异步置数的可逆单边沿T触发器-CN202110055794.1有效
发明人：吴钰;王伦耀;夏银水;储著飞 -专利权人：宁波大学
申请日： 2021-01-15 - 公布日： 2022-03-29 - 主分类号： H03K3/012 文献下载
摘要：本发明公开了一种可异步置数的可逆单边沿T触发器，其由3个Feynman可逆逻辑门和4个Fredkin可逆逻辑门构成，其具有异步置数使能信号输入端、时钟信号输入端、数据输入端、预置数输入端、第一逻辑低电平输入端、第二逻辑低电平输入端、第三逻辑低电平输入端，以及异步置数使能信号输出端、触发器现态信号输出端、第一垃圾位输出端、第二垃圾位输出端、第三垃圾位输出端、2个用于输出时钟信号或逻辑低电平信号的信号输出端；优点是其具有单边沿T触发器功能，且具有异步置数功能，有利于使可逆时序逻辑电路在异步置数后从确定的初始状态运行或从错误状态回到可以控制的确定状态。
一种异步可逆边沿触发器

[发明专利]一种可异步置数的可逆单边沿D触发器-CN202110055806.0有效
发明人：吴钰;王伦耀;夏银水;储著飞 -专利权人：宁波大学
申请日： 2021-01-15 - 公布日： 2022-03-29 - 主分类号： H03K3/3562 文献下载
摘要：本发明公开了一种可异步置数的可逆单边沿D触发器，其由2个Feynman可逆逻辑门和4个Fredkin可逆逻辑门构成，其具有异步置数使能信号输入端、时钟信号输入端、数据输入端、预置数输入端、第一逻辑低电平输入端、第二逻辑低电平输入端、第三逻辑低电平输入端，以及异步置数使能信号输出端、触发器现态信号输出端、第一垃圾位输出端、第二垃圾位输出端、第三垃圾位输出端、2个用于输出时钟信号或逻辑低电平信号的信号输出端；优点是其具有单边沿D触发器功能，且具有异步置数功能，有利于使可逆时序逻辑电路在异步置数后从确定的初始状态运行或从错误状态回到可以控制的确定状态。
一种异步可逆边沿触发器