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[发明专利]一种延时电路-CN201810385499.0在审
发明人：杨波 -专利权人：佛山科学技术学院
申请日： 2018-04-26 - 公布日： 2018-08-10 - 主分类号： H03K5/14 文献下载
摘要：本发明公开了一种延时电路，包括：N‑1个顺次连接的延时单元、N个逻辑与门、M—N线译码器以及1个逻辑或门；输入信号输入到N‑1个延时单元中第一延时单元的输入端及第一逻辑与门的第一输入端，N‑1个延时单元中的第i延时单元的输出端连接到第i+1延时单元的输入端及N个逻辑与门中第i+1逻辑与门的第一输入端，N‑1个延时单元中第N‑1延时单元的输出端与所述N个逻辑与门中第N逻辑与门的第一输入端连接；N个逻辑与门中第L逻辑与门的第二输入端与M—N线译码器的第L输出端连接，N个逻辑与门的输出端与逻辑或门的N个输入端依次一对一连接。采用本发明的延时电路能够产生具有不同延时时间且延时精度高的延时信号。
延时单元逻辑与门输入端延时电路逻辑与译码器输出端连接输出端延时输入端连接一对一连接逻辑或门顺次连接信号输入延时信号与逻辑或门

[实用新型]一种延时电路-CN201820617744.1有效
发明人：杨波 -专利权人：佛山科学技术学院
申请日： 2018-04-26 - 公布日： 2018-12-04 - 主分类号： H03K5/14 文献下载
摘要：本实用新型公开了一种延时电路，包括：N‑1个顺次连接的延时单元、N个逻辑与门、M—N线译码器及1个逻辑或门；输入信号输入到N‑1个延时单元中第一延时单元的输入端及第一逻辑与门的第一输入端，N‑1个延时单元中的第i延时单元的输出端连接到第i+1延时单元的输入端及N个逻辑与门中第i+1逻辑与门的第一输入端，N‑1个延时单元中第N‑1延时单元的输出端与所述N个逻辑与门中第N逻辑与门的第一输入端连接；N个逻辑与门中第L逻辑与门的第二输入端与M—N线译码器的第L输出端连接，N个逻辑与门的输出端与逻辑或门的N个输入端依次一对一连接。采用本实用新型的延时电路能够产生具有不同延时时间且延时精度高的延时信号。
延时单元逻辑与门输入端延时电路逻辑与译码器本实用新型输出端连接输出端延时输入端连接一对一连接逻辑或门顺次连接信号输入延时信号与逻辑或门

[实用新型]一种硬件驱动死区互锁防干扰装置-CN202123353731.9有效
发明人：黄瑞炉 -专利权人：深圳市力源海纳能源有限公司
申请日： 2021-12-29 - 公布日： 2022-05-17 - 主分类号： H02M1/00 文献下载
摘要：本实用新型公开一种应用于大功率高频开关电源的硬件驱动死区互锁防干扰装置，包括磁隔离模块、硬件延时模块一、硬件延时模块二、硬件延时模块三、硬件延时模块四、逻辑互锁模块一、逻辑互锁模块二、逻辑互锁模块三和逻辑互锁模块四；磁隔离模块分别与硬件延时模块一、硬件延时模块二、硬件延时模块三和硬件延时模块四电连接，硬件延时模块一、硬件延时模块二还分别与逻辑互锁模块一和逻辑互锁模块二电连接，硬件延时模块三、硬件延时模块四还分别与逻辑互锁模块三和逻辑互锁模块四电连接
一种硬件驱动死区互锁干扰装置

[发明专利]一种单位延时模型下RM逻辑电路延时优化方法-CN201610341295.8在审
发明人：王翔;何振学;肖利民;谷飞;李明哲;苏书宾;霍志胜 -专利权人：北京航空航天大学
申请日： 2016-05-20 - 公布日： 2016-10-12 - 主分类号： H03K19/20 文献下载
摘要：一种单位延时模型下RM逻辑电路延时优化方法，其特征在于：该方法具体步骤包括：步骤1，读入布尔Boolean逻辑电路；步骤2，利用RM表达式化简方法得到含与项数最少的最简RM逻辑表达式；步骤3，基于哈夫曼Huffman树构造算法对最简RM逻辑表达式中的每个与项进行延时分解，使得每个与项的延时最小；步骤4，基于Huffman树构造算法对由所有与项组成的最简RM逻辑表达式进行延时分解，使得最简RM逻辑表达式的延时最小；步骤5，输出最简RM逻辑表达式的最小延时。本发明提供的延时优化方法，可快速有效地将布尔逻辑电路转换为具有最小延时的RM逻辑电路，进而降低电路延时、提高电路的工作速度和性能。
一种单位延时模型 rm 逻辑电路优化方法

[发明专利]一种硬逻辑延时触发器-CN201911280127.2在审
发明人：陈澎祥;李森;肖萌璐;王健;周鑫 -专利权人：天地伟业技术有限公司
申请日： 2019-12-12 - 公布日： 2020-04-07 - 主分类号： H03K17/28 文献下载
摘要：本发明提供了一种硬逻辑延时触发器，包括电源控制模块、延时控制模块、逻辑控制模块；所述逻辑控制模块包括反馈模块，所述反馈模块入口连接逻辑控制模块，所述反馈模块出口连接电源控制模块；电源控制模块：用于给整个模块供电，平时处于休眠状态；延时控制模块：用于控制延时，并且延时可调，具体时间根据现场需求而定；逻辑控制模块：用比较器做逻辑比较功能，待延时模块电压上升到参考值，电平变化；反馈模块：用于控制电源模块，在逻辑没有实现之前保持电源供电本发明所述的电源控制模块、延时控制模块、逻辑控制模块、反馈模块实现了硬逻辑延时控制电路，不需要单片机控制，性能稳定，没有跑飞风险。
一种逻辑延时触发器

[发明专利]机器人控制装置和机器人-CN202210533020.X在审
发明人：陈凯泽;何定坤;张国平;王光能 -专利权人：深圳市大族机器人有限公司
申请日： 2022-05-16 - 公布日： 2022-07-15 - 主分类号： B25J9/16 文献下载
摘要：本申请涉及一种机器人控制装置和机器人，包括第一延时模块、第二延时模块、逻辑控制模块和输出控制模块，第一延时模块和第二延时模块均连接逻辑控制模块，逻辑控制模块连接输出控制模块，第一延时模块用于接入安全功能控制信号，延时后发送至逻辑控制模块，第二延时模块用于接入安全功能控制信号，延时后发送至逻辑控制模块，逻辑控制模块在接收到来自第一延时模块或来自第二延时模块的安全功能控制信号时，将安全功能控制信号发送至输出控制模块
机器人控制装置

[发明专利]一种编译延时逻辑原理图到字节码方法-CN202110807059.1有效
发明人：肖银皓 -专利权人：广东财经大学
申请日： 2021-07-16 - 公布日： 2022-09-02 - 主分类号： G06F30/343 文献下载
摘要：本发明公开了一种编译延时逻辑原理图到字节码方法，包括步骤读取延时逻辑的原理图，对原理图进行翻译得到逻辑元件门级网表，对逻辑元件门级网表进行简化得到最简化逻辑网表，根据最简化逻辑网表生成字节码，对字节码进行窥孔优化减小体积得到精简化字节码，将精简化字节码下载到延时模块内部得到定制延时模块。本发明实现了延时模块的高效率和低成本定制开发。
一种编译延时逻辑原理图字节方法

[发明专利]一种逐次逼近二维游标型时间数字转换器电路及实现方法-CN202010079748.0有效
发明人：李弦 -专利权人：深圳市纽瑞芯科技有限公司
申请日： 2020-02-04 - 公布日： 2023-05-05 - 主分类号： H03M1/38 文献下载
摘要：电路包括：y个快延时单元和x个慢延时单元，y个快延时开关，x个慢延时开关，一个仲裁器，一个逐次逼近逻辑电路；其特征在于，还包括权重映射逻辑表生成电路；其中，在每轮比较中逐次逼近逻辑电路通过查找权重映射逻辑表，只开启一组快延时开关和慢延时开关；所述权重映射逻辑表记录了各权重与之对应的慢延时单元开关序号和快延时单元开关序号。本发明增加了“权重映射逻辑表”，使得逐次逼近逻辑能够用于二维游标型时间数字转换器，相比于逐次逼近一维游标型时间数字转换器的优势是进一步减少了延时单元的数量。
一种逐次逼近二维游标时间数字转换器电路实现方法

[发明专利]复位信号延时装置-CN200810038412.9有效
发明人：刘勇;王伟;陆建华 -专利权人：那微微电子科技（上海）有限公司
申请日： 2008-05-29 - 公布日： 2008-10-15 - 主分类号： H03K19/003 文献下载
摘要：本发明涉及一种复位信号延时装置，所述装置包括延时单元、逻辑处理电路和逻辑适配单元；所述延时单元用于根据本地时钟信号，采用异步计数器进行延时，计数器各级输出信号作为逻辑适配单元输入信号；所述逻辑处理电路用于根据本地时钟，复位输入信号经滤波后作为异步计数器复位信号和逻辑适配单元输入信号；所述逻辑适配单元用于对异步计数器各级输出信号、经过逻辑处理电路处理的复位输入信号进行逻辑适配，逻辑适配后的第一输出信号作为待复位电路复位信号，第二输出信号作为延时单元的本地时钟控制信号。
复位信号延时装置

[实用新型]一种实现数字系统的自动可编程延时的电路结构-CN201721259315.3有效
发明人：王伟 -专利权人：郑州云海信息技术有限公司
申请日： 2017-09-28 - 公布日： 2018-04-13 - 主分类号： H03K5/06 文献下载
摘要：本实用新型涉及一种实现数字系统自动可编程延时的电路结构，其特征在于，包括数模转换器、第一逻辑脉冲宽度控制模块、第一LC延时电路和第二LC延时电路；数模转换器依次经过第一LC延时电路和第二LC延时电路连接有第二逻辑脉冲宽度控制模块；第一逻辑脉冲宽度控制模块与第一LC延时电路连接；第一逻辑脉冲宽度控制模块连接有电源；第二逻辑脉冲宽度控制模块与电源连接；通过输入端的可编程输入和变容二极管作为延时可变元件可以实现连续可编程的延时，使得延时电路连续可调
一种实现数字系统自动可编程延时电路结构

[发明专利]具有数据相关保持时间缩减机制的反相动态寄存器-CN200710002010.9有效
发明人：雷蒙德·A·伯特拉姆 -专利权人：威盛电子股份有限公司
申请日： 2007-01-15 - 公布日： 2007-07-18 - 主分类号： H03K19/00 文献下载
摘要：一种动态逻辑寄存器，包括评估逻辑、延时逻辑、以及锁存逻辑。评估逻辑根据数据输入评估一逻辑函数。逻辑函数评估为第一状态或第二状态。延时逻辑产生截断信号，其中截断信号为延时的时钟信号，且该时钟与截断信号之间的延时包括保持时间，且当逻辑函数值为第一状态时，保持时间缩短。锁存逻辑响应时钟和截断信号以及预充电节点的状态，且在时钟信号的工作沿与截断信号的下一沿之间的评估周期，根据预充电节点的状态控制输出节点的状态，否则使所述输出节点处于三态状况。
具有数据相关保持时间缩减机制动态寄存器

[发明专利]一种实现低延时的数据传输方法及系统-CN202210059681.3有效
发明人：周春云;周思远;沈威;杨锐;王永渠 -专利权人：扬州万方科技股份有限公司
申请日： 2022-01-19 - 公布日： 2022-10-28 - 主分类号： G06F13/40 文献下载
摘要：本发明提供了一种实现低延时的数据传输方法及系统，其中，该方法包括：在业务模块与逻辑模块之间构建低延时数据传输通道；获得待传输数据；构建描述符，并写入逻辑模块的存储器内；业务模块对待传输数据按照预设分片规则进行分片，获得待传输数据序列；业务模块通过低延时数据传输通道，将待传输数据序列结合描述符传输给逻辑模块；逻辑模块接收待传输数据序列，进行逻辑运算，获得逻辑运算结果；逻辑模块将逻辑运算结果通过低延时数据传输通道传输给业务模块；评估低延时数据传输效果，获得第一评估结果。
一种实现延时数据传输方法系统

[发明专利]一种继电器正确动作的保护电路-CN200710176255.3无效
发明人：严可国;李斌 -专利权人：北京英华达电力电子工程科技有限公司
申请日： 2007-10-23 - 公布日： 2008-06-18 - 主分类号： H02H7/22 文献下载
摘要：本发明涉及一种继电器正确动作保护电路，该电路包括依次连接的逻辑输入单元、译码单元、延时控制单元、时序逻辑单元、驱动单元和继电器，所述译码单元与延时控制单元之间连接有逻辑门，所述逻辑输入单元经译码单元后给出继电器选通信号，所述选通信号经该逻辑门控制启动延时控制器，所述延时控制器启动后输出脉冲信号，所述延时控制器、译码单元与所述时序逻辑单元之间连接有逻辑门，脉冲信号和译码单元给出的继电器选通信号经该逻辑门控制启动时序逻辑单元，时序逻辑单元控制继电器动作。本发明利用多路逻辑信号运算控制和瞬时时序控制的双重控制技术，有效防止由于现场干扰引发的继电器输出误动作，保障控制继电器输出信号的可靠。
一种继电器正确动作保护电路

[发明专利]对FPGA EDA软件中路径时序延时的测试方法及装置-CN202211516990.5有效
发明人：夏燕;冯苏红;徐维涛 -专利权人：中科亿海微电子科技（苏州）有限公司
申请日： 2022-11-30 - 公布日： 2023-03-17 - 主分类号： G06F30/343 文献下载
摘要：本发明提供了一种对FPGA EDA软件中路径时序延时的测试方法及装置，通过获取时序模型文件、芯片结构文件、网表文件以及布线文件并解析，计算出时序模型文件中每条时序路径的逻辑延时与路径延时，再获取时序报告文件并解析，找出时序报告文件中每条时序路径的逻辑延时与路径延时，最后将每条时序路径计算出的逻辑延时与路径延时与从时序报告中得到的相对应的时序路径的逻辑延时与路径延时进行比较，得到比对结果输出。
fpga eda 软件路径时序延时测试方法装置

[发明专利]基于低延时无线通信的分层广域系统及装置-CN202011159571.1有效
发明人：李宁;李素芳;闫茂华;韦鑫;全杰雄;吕军蓉 -专利权人：中国南方电网有限责任公司超高压输电公司梧州局
申请日： 2020-10-26 - 公布日： 2023-05-09 - 主分类号： H02H7/26 文献下载
摘要：本发明提供了一种基于低延时无线通信的分层广域系统及装置，包括逻辑执行子站、广域逻辑主站和低延时无线通讯通道，逻辑执行子站与所述广域逻辑主站间隔布置，并相对独立；低延时无线通讯通道，连通所述广域逻辑主站和所述逻辑执行子站，而使所述广域逻辑主站和所述逻辑执行子站之间进行信号输送；所述低延时无线通讯通道区分所述广域逻辑主站和所述逻辑执行子站中的信号，并进行点对点输送，打破了站点及输电线路的拓扑结构，更加高效的执行相应的信息
基于延时无线通信分层广域系统装置

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