专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]数据的处理方法和装置-CN201610197071.4有效
  • 纪丽娟 - 阿里巴巴集团控股有限公司
  • 2016-03-31 - 2020-11-20 - G06F40/194
  • 本申请公开了一种数据的处理方法和装置。其中,该方法包括:比较第一数据中的第一字段和第二数据中的第二字段;在比较出第一字段和第二字段的标识信息出现差异的情况下,获取第一字段的加工信息和第二字段的加工信息,其中,加工信息用于记录对应字段的加工路径中的多个加工逻辑;按照加工路径,比较各个对应字段的各个加工逻辑;若当前比对的加工逻辑不一致,则确定当前比对的加工逻辑为出现差异的逻辑。本申请解决了进行数据内容比对时效率低的技术问题。
  • 数据表处理方法装置
  • [发明专利]一种可扩展可配置的逻辑元件和FPGA器件-CN201480013544.X有效
  • 樊平;耿嘉;王元鹏 - 京微雅格(北京)科技有限公司
  • 2014-12-11 - 2019-03-08 - H03K19/177
  • 本发明涉及一种可扩展可配置的逻辑元件和FPGA器件,所述逻辑元件包括:多个逻辑区,每个逻辑区包括两个逻辑单元;每个逻辑单元包括七个输入端口、三个输出端口、一个加法进位输入端、一个加法进位输出端、一个六输入二输出的查找、一个一比特全加器、第一寄存器和第二寄存器;其中,所述第一寄存器根据配置对所述查找的第一输出端输出的信号或者所述全加器的进位信号进行存储;所述第二寄存器根据配置对所述查找的第二输出端输出的信号或者所述全加器的输出信号进行存储;当前逻辑单元中的所述加法进位输出端,与所述当前逻辑单元的上一级逻辑单元中的所述加法进位输入端相连接,构成所述逻辑元件中的加法进位链。
  • 一种扩展配置逻辑元件fpga器件
  • [发明专利]一种通用逻辑资源管理与分配方法及装置-CN202211609018.2在审
  • 闵莽锐 - 中盈优创资讯科技有限公司
  • 2022-12-14 - 2023-04-25 - G06F9/50
  • 本发明公开一种通用逻辑资源管理与分配方法及装置,其中,该方法包括:定义逻辑资源的元数据模型,存储到数据库中;根据定义好的逻辑资源的元数据模型,调用低代码表单框架,创建对应的逻辑资源的资源池和分配,并自动构建对应的模型数据维护页面;定义逻辑资源的分配规则,提供逻辑资源的分配能力;根据定义好的逻辑资源的分配规则,自动构建逻辑资源的分配能力开放接口,提供逻辑资源状态的动态维护能力。该方法及装置通过可配置和低代码的方式快速构建逻辑资源模型,从而快速满足逻辑资源管理与分配的需求。
  • 一种通用逻辑资源管理分配方法装置
  • [发明专利]门级网的处理方法、装置、设备和存储介质-CN202210415813.1在审
  • 张阳;杨梁 - 龙芯中科技术股份有限公司
  • 2022-04-20 - 2023-10-27 - G06F30/3315
  • 本发明实施例提供了一种门级网的处理方法、装置、设备和存储介质,该方法包括:获取原始门级网和对应的时序约束文件;根据原始门级网和时序约束文件,确定原始门级网中包括的时序路径组;保持时序路径组中时序路径的逻辑功能不变,重构时序路径组中的时序路径,得到目标门级网。在重构后的时序路径组中时序路径所包括的每一级逻辑单元均能够在时序路径组中任一其他时序路径中找到相同类型的逻辑单元,使数据信号在不同时序路径中传播时,经过的逻辑单元的数量和类型相同,从而可以使多条时序路径的延迟时间相同或相近
  • 门级网表处理方法装置设备存储介质

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