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[发明专利]一种基于重编码的短码长循环码译码器装置-CN201611099566.X有效
发明人：陈为刚;张森永;杨晋生 -专利权人：天津大学
申请日： 2016-12-03 - 公布日： 2019-09-17 - 主分类号： H03M13/15 文献下载
摘要：本发明公开了一种基于重编码的短码长循环码译码器装置。包括译码器控制单元、软信息寄存器、试探序列生成器、重编码单元、相关差计算单元以及译码结果更新单元，其中，试探序列生成器和相关差计算单元是译码器的核心部分，试探序列生成器采用脉动阵列结构，由两个扩展单元，两个先入先出存储器及一个比较器组成，复杂度较低；相关差计算单元由若干相关差基本处理单元级联而成，具有规则结构，便于电路实现。本发明硬件复杂度较低，可以支持较高的工作时钟频率，能够任意设置试探序列的数目与候选码字的数目，应用灵活。
一种基于编码短码长循环码译码器装置

[发明专利]译码方法和译码器-CN201910972581.8有效
发明人：马亮;魏岳军;梁璟 -专利权人：华为技术有限公司
申请日： 2019-10-14 - 公布日： 2023-07-18 - 主分类号： H04L1/00 文献下载
摘要：本申请涉及通信技术领域，公开了一种级联译码器及译码方法。其中，级联译码器包括并行译码器和串行译码器，最大T次迭代译码，所述并行译码器用于译码一个或多个长度为N的LLR序列，所述串行译码器用于译码一个或多个长度为NS的LLR序列，NSN，其中，第t次迭代，包括：所述并行译码器对L(t)个第二输入LLR序列进行译码得到L(t)个第二输出LLR序列；所述串行译码器对L(t)个第三输入LLR序列进行译码得到M(t)条译码路径，每个所述第三输入LLR序列分别包括对应的第二输出LLR序列中Ns个LLR；所述串行译码器确定是否终止迭代。采用上述级联译码器，利用并行译码器提高译码的吞吐率，利用串行译码器改善了并行译码的性能，从而使得译码性能和吞吐率整体得到改善。
译码方法译码器

[发明专利]一种同时实现交织与解交织的Turbo译码器-CN201110072212.7无效
发明人：孙永节;刘威;陈书明;郭阳;许邦建;万江华;孙书为 -专利权人：中国人民解放军国防科学技术大学
申请日： 2011-03-24 - 公布日： 2011-12-07 - 主分类号： H03M13/27 文献下载
摘要：本发明公开了一种同时实现交织与解交织的Turbo译码器，目的是既保持Turbo译码器可扩展性，又提高计算效率和译码速率。本发明由系统信息存储模块、校验信息存储模块、软输入软输出译码单元、软输入软输出译码单元缓冲器、前向递推概率存储器、Turbo译码器控制模块、乒乓模块、硬判决模块构成。乒乓模块由顺序地址产生单元、反相器、第一外信息存储器、第二外信息存储器、交织解交织器、加法器、输出开关、第一多路选择器、第二多路选择器、第三多路选择器、第四多路选择器构成。交织解交织器由单端口存储器、窗地址反序单元、减法器和解交织缓冲器组成。硬判决模块是一个加法器。本发明能提高计算效率和译码速率，减小硬件面积，且可扩展性好。
一种同时实现交织 turbo 译码器

[发明专利]用于移动通信系统的维特比/涡轮联合译码器-CN200480026994.9有效
发明人：阙志达;李松樵;林展世 -专利权人：威盛电子股份有限公司
申请日： 2004-11-24 - 公布日： 2006-10-25 - 主分类号： H03M13/37 文献下载
摘要：本发明提供一种维特比(Viterbi)/涡轮(Turbo)联合译码器，以对语音和数据串流进行维特比卷积(convolutional)译码以及涡轮译码。上述维特比/涡轮联合译码器的一个实施例可以藉由单一个控制电路处理并计算维特比与涡轮译码的路径矩值(path metric)，进而达到降低硬件成本的效果。控制电路包括多个处理器与存储体(memory bank)，无论是针对维特比或是涡轮编码的输入信号，处理器用以从存储体中读取/写入路径矩值信息所遵循的路由规则都是固定的。
用于移动通信系统涡轮联合译码器

[发明专利]一种高效低复杂度的QC-LDPC码全并行分层结构译码器-CN201810540257.4在审
发明人：周林;吴淼;邱丽鹏;贺玉成;江梓弘;李晓磊;张亚坤 -专利权人：华侨大学
申请日： 2018-05-30 - 公布日： 2018-10-23 - 主分类号： H03M13/11 文献下载
摘要：本发明一种高效低复杂度的QC‑LDPC码全并行分层结构译码器，主要包括接收信道信息模块、校验信息存储模块、后验概率信息存储模块、译码结果存储模块、消息处理模块、译码输出模块和迭代译码控制模块；本发明将后验概率信息和信道初始化信息共同使用一个后验概率信息存储模块，节省了一半的存储空间的占用，能够有效降低硬件资源的占用，解决了传统译码器消耗硬件资源较大和迭代速度慢的问题，而本发明将控制状态机分成3个相对独立的小状态机，能够独立完成各自的功能，降低延时并提高工作频率
译码器信息存储模块存储模块低复杂度分层结构后验概率硬件资源并行接收信道信息消息处理模块占用传统译码器控制状态机信道初始化存储空间迭代译码概率信息工作频率控制模块同步性能相对独立校验信息译码结果译码输出状态机迭代延时消耗

[发明专利]基于帧交错处理的LDPC译码方法和LDPC译码器-CN202310047983.3在审
发明人：韩国军;杨伟泽;翟雄飞 -专利权人：广东工业大学
申请日： 2023-01-31 - 公布日： 2023-04-18 - 主分类号： H03M13/11 文献下载
摘要：本发明公开了一种基于帧交错处理的LDPC译码方法和LDPC译码器，将现有的单帧译码扩展为多帧交错译码，在读取完某一帧某一层节点后，继续读取下一帧该层的节点，直到全部帧在该层的节点读取完成之后再读取下一层节点，如此，该层的节点有足够的时间完成更新，避免了内存访问冲突，在读取下一层时减少了插入空闲周期，甚至不需要插入空闲周期，提高了译码吞吐量和硬件资源利用率，解决了使用插入空闲周期来避免发生内存访问冲突带来的增加迭代译码需要的时间，大幅度降低译码器吞吐率和硬件资源利用率的技术问题。
基于交错处理 ldpc 译码方法译码器

[发明专利]一种全并行LDPC译码器及FPGA实现方法-CN201811646876.8在审
发明人：茅迪;王瑜;吴道龙;徐媛媛;李晓冬 -专利权人：中国电子科技集团公司第二十研究所
申请日： 2018-12-29 - 公布日： 2019-05-31 - 主分类号： H03M13/11 文献下载
摘要：本发明提供了一种全并行LDPC译码器及FPGA实现方法，外信息节点更新模块接收并存储解调输出的软信息，补码转原码模块将外信息节点更新模块传送的码字进行补码转原码计算，并在迭代译码过程中并行的将变量节点更新模块输出的信息进行补码转原码计算本发明有效降低LDPC译码时延，在硬件资源消耗增加较少的前提下，极大提升了译码器的吞吐量。解决了高速通信系统接收机中译码器吞吐量不足的问题，从而为LDPC码在高速通信系统中的应用奠定了基础。
变量节点更新校验节点校验补码原码译码器高速通信系统并行更新模块节点更新外信息吞吐量硬件资源消耗接收机迭代译码解调输出模块传送模块接收模块输出判决模块软信息码字时延存储传送判决更新应用

[发明专利]一种降低闪存待机功耗的结构及其方法-CN201010198412.2有效
发明人：杨光军 -专利权人：上海宏力半导体制造有限公司
申请日： 2010-06-11 - 公布日： 2011-03-09 - 主分类号： G11C16/06 文献下载
摘要：本发明提供一种降低闪存待机功耗的结构，包括存储阵列、行译码器、列译码器和电压控制电路，所述列译码器与所述存储阵列通过位线相连，所述行译码器与所述存储阵列通过字线相连，其特征在于，所述电压控制电路与行译码器相连，用于降低所述行译码器的待机功耗；所述电压控制电路还与所述列译码器相连，用于降低所述列译码器的待机功耗。本发明在工艺制作完成后，通过电压控制电路提高行译码器启动单元的上拉单元的基底偏压，进而降低其阈值电压；电压控制电路提高列译码器启动单元的基底偏压，进而降低其阈值电压；降低所述行译码器和列译码器的待机功耗
一种降低闪存待机功耗结构及其方法

[实用新型]一种双核音频设备-CN201621157324.7有效
发明人：徐文波 -专利权人：徐文波
申请日： 2016-10-31 - 公布日： 2017-05-03 - 主分类号： H04R3/00 文献下载
摘要：本实用新型提供了一种双核音频设备，包括音频输入模块、第一编译码器、第二编译码器、第一外部设备连接模块、第二外部设备连接模块、音频输出模块以及控制模块；音频输入模块分别与第一编译码器、第二编译码器电性连接，第一外部设备连接模块与第一编译码器电性连接，第二外部设备连接模块与第二编译码器电性连接，第一编译码器与第二编译码器电性连接，音频输出模块分别与第一编译码器、第二编译码器电性连接；控制模块分别与音频输入模块、第一编译码器、第二编译码器、第一外部设备连接模块、第二外部设备连接模块电性连接。
一种音频设备

[实用新型]一种基于MAP算法的卷积Turbo码译码器-CN202121293024.2有效
发明人：李丽;沈思睿;宋文清;傅玉祥;何书专;陈健 -专利权人：南京宁麒智能计算芯片研究院有限公司
申请日： 2021-06-09 - 公布日： 2021-11-12 - 主分类号： H03M13/29 文献下载
摘要：本实用新型公开一种基于MAP算法的卷积Turbo码译码器，属于通信领域硬件实现技术领域。针对现有技术中存在的CTC译码器不便在高频集成、无法兼容不同的交织标准、对卷积Turbo码的衔尾比特特性支持不好等问题，本实用新型设置数据交织单元对通过配置的图样对数据流交织/解交织；训练单元在译码时并行训练分支度量本实用新型采用自适应并行度，在有限存储的情况下平衡窗口大小与分块的长度，确保通信硬件系统中的性能和精度要求；同时在计算单元中使用交替式流水线迭代方法，降低计算资源开销与译码延时。
一种基于 map 算法卷积 turbo 译码器

[发明专利]一种基于随机计算的LDPC译码器-CN201410451143.4在审
发明人：陈赟;张启晨;吴迪;曾晓洋 -专利权人：复旦大学
申请日： 2014-09-06 - 公布日： 2015-01-14 - 主分类号： H03M13/11 文献下载
摘要：本发明属于无线数字通信和广播技术领域，具体为一种基于随机计算的LDPC译码器。该译码器基于概率域中置信传播算法的随机计算算法进行译码，其结构包括：适合IEEE802.3an（10GBASE-T）标准中的（2048,1723）校验矩阵的NDS系数的查找表LUT阵列，以及三种用于加速收敛的硬件结构：基于查找表LUT阵列的初始化阵列VN中硬判别计数器的初始化模块；在校验节点CN校验结果达到一定阶段后进行算法切换的判别模块；在校验节点CN校验结果达到一定阶段后翻转初始化阵列变量节点VN输出的判别模块本发明可以进一步提高译码器的收敛速度，提高译码器吞吐率，可为未来吞吐率要求高达100Gbps的光通信提供技术方案支持。
一种基于随机计算 ldpc 译码器

[发明专利]组合副本组混洗迭代译码器及生成该译码器的方法-CN200680002322.3无效
发明人：乔纳森·S.·耶迪蒂亚;马克P·C·福斯瑞尔;张军坦;王一歌 -专利权人：三菱电机株式会社;夏威夷大学
申请日： 2006-01-06 - 公布日： 2008-01-09 - 主分类号： H03M13/29 文献下载
摘要：一种用于生成组合副本组混洗迭代译码器的方法。首先，接收纠错码和用于纠错码的迭代译码器。根据所述迭代译码器，构造用于纠错码的多个组混洗子译码器。然后，把多个组混洗子译码器组合为组合副本组混洗迭代译码器。新的组合迭代译码器可应用于LDPC码以及到turbo码和turbo乘积码。
组合本组混洗迭代译码器生成方法

[发明专利]Turbo译码的硬件实现方法-CN201810067153.6在审
发明人：吴俊;刘玲宇;韩雨琪;李莹;吴健 -专利权人：同济大学
申请日： 2018-01-24 - 公布日： 2018-08-14 - 主分类号： H03M13/29 文献下载
摘要：本发明涉及一种Turbo码的硬件实现方法。为了在硬件上实现Turbo码译码，首先要对软解调的数据定点化，再对定点化的结果迭代译码。该方法包括以下步骤：（1）对软解调数据定点化；（2）信道中的数据读入译码模块，分成一路系统信息和两路校验信息；（3）取一路系统信息和一路校验信息，采用log‑map译码算法译码。（4）从译码器输出的信息比特的外部后验值获得译码结果。
系统信息校验信息硬件实现软解调译码译码器迭代译码译码结果译码模块读入两路信道输出外部

[发明专利]一种译码器的自适应迭代次数方法和系统-CN202211381881.7在审
发明人：张锦辉 -专利权人：成都新基讯通信技术有限公司
申请日： 2022-11-04 - 公布日： 2023-01-31 - 主分类号： H03M13/11 文献下载
摘要：本发明提供一种译码器的自适应迭代次数方法和系统，包括：启动自适应迭代功能；初始化译码器，设置译码器的迭代次数为最大迭代次数；统计滑窗内物理下行共享信道的平均MCS值以及平均信噪比；根据平均MCS值以及平均信噪比，调整译码器的迭代次数作为译码器的初始迭代次数；译码器对单元块进行译码，记录译码成功时所用的实际译码次数；计算滑窗内当前单元块译码成功时所用的实际译码次数以及之前单元块译码成功时所用的实际译码次数的平均译码次数；根据平均译码次数调整译码器当前的迭代次数，对下一个单元块进行译码。通过动态的调整LDPC译码器的最大迭代次数，从而减少不必要的译码迭代，降低UE的功耗，达到性能和功耗的平衡。
一种译码器自适应次数方法系统

[发明专利]一种极化码译码方法及装置、多级译码器、存储介质-CN201811458463.7有效
发明人：魏浩;郜杰;李杰 -专利权人：中兴通讯股份有限公司
申请日： 2018-11-30 - 公布日： 2023-07-21 - 主分类号： H03M13/13 文献下载
摘要：本发明实施例提供的极化码译码方法及装置、多级译码器、存储介质，将所接收到的比特序列输入至各级译码器的路径数从前级往后级依次递增的多级译码器，而从多级译码器的第一级译码器开始进行译码，对所确定的各候选路径所对应的候选码字进行FPC校验，在存在校验成功的候选码字时，选择PM值最小的候选路径所对应的候选码字作为译码结果，在不存在校验成功的候选码字时，将比特序列继续输入至当前译码器下一级的译码器进行译码。采用多级译码器进行译码，使得大部分译码在译码路径数较小的前级译码器即成功译码，可降低译码时延；将候选码字中的部分冻结比特配置为FPC比特，而对候选码字进行FPC校验，可保证系统的FAR性能。
一种极化译码方法装置多级译码器存储介质