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- [发明专利]触发器自动布局方法和装置-CN201610990278.7有效
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王昊;杨梁
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龙芯中科技术股份有限公司
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2016-11-10
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2021-08-17
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G06F30/392
- 本发明提供一种触发器自动布局方法和装置,其中,该方法包括:根据各触发器的属性信息,对各触发器进行聚类分析,将各触发器分为至少一个触发器类,触发器类包括至少一个触发器;移动各触发器类,以减少各触发器类间的接触面积;根据移动各触发器类前各触发器类的原始坐标信息、移动各触发器类后各触发器类的坐标信息,以及预设约束关系,确定各触发器类的移动坐标信息,以确定各触发器类的移动位置;移动各触发器类中的各触发器,以确定各触发器类中的触发器布局;重复执行以上各步骤,直至各触发器类满足减少触发器类重叠的预设条件。可以减少触发器类的重叠现象,增强了局部时钟系统的性能,减少局部时钟系统的时钟功耗。
- 触发器自动布局方法装置
- [发明专利]一种数据循环恢复系统-CN201310641785.6在审
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毛丽娜
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毛丽娜
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2013-11-26
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2015-06-03
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H03K19/0175
- 本发明包括数据输入部分、第一触发器、第二触发器、第三触发器、第四触发器、第五触发器、第六触发器、数据输出部分;其结构要点第一触发器、第二触发器、第三触发器由CLK作为计数时钟,第一触发器、第二触发器用CLK的上升沿,第三触用CLK的下降沿;第四触发器、第五触发器、第六触发器由CLK90作为计数时钟,第四触发器、第五触发器用CLK90的上升沿,第六触发器用CLK90的下降沿;各触发器输入端相连与数据输入部分相连,各触发器输出端分别与数据输出部分相连。
- 一种数据循环恢复系统
- [发明专利]频率比较器-CN201010153706.3有效
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秦义寿
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上海宏力半导体制造有限公司
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2010-04-22
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2010-09-01
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H03K5/22
- 本发明的频率比较器包括四个D触发器和一与门,所述第一D触发器和第二D触发器的输入端均与外部电源连接,所述第一D触发器和第二D触发器的输出端分别与所述与门的两个输入端连接,所述第一D触发器和第二D触发器的复位端均与所述与门的输出端连接,待比较的两个信号源分别接入所述第一D触发器和第二D触发器的时钟端;所述第三D触发器的输入端与所述第一D触发器的输出端连接,所述第四D触发器的输入端与所述第二D触发器的输出端连接,所述第三D触发器的时钟端与所述第二D触发器的时钟端连接,所述第四D触发器时钟端所述第一D触发器的时钟端连接,所述第三D触发器与第四D触发器的输出端分别作为所述频率比较器的两个输出端。
- 频率比较
- [发明专利]移位寄存器和存储器-CN202311215761.4在审
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俞剑;吴妤绮
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浙江力积存储科技有限公司
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2023-09-20
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2023-10-27
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G11C19/28
- 本发明提供了一种移位寄存器和存储器,其中,所述移位寄存器包括:触发器组,所述触发器组包括顺次连接的第一触发器组和第二触发器组,每一触发器组内的一个或多个触发器共用时钟信号;所述第一触发器组包括第一触发器链,所述第一触发器链沿第一方向延伸,所述第一触发器链包括多个顺次连接的触发器,第一触发器组的时钟输入端输入第一时钟信号;所述第二触发器组包括多个第二触发器链,所述第二触发器链沿第二方向延伸,每一所述第二触发器链分别与所述第一触发器链中的触发器连接,第二触发器组的时钟输入端输入第二时钟信号;其中,第二时钟信号的边沿数量小于或等于第一时钟信号的边沿数量。
- 移位寄存器存储器
- [发明专利]一种快速锁定鉴频鉴相器及锁相环-CN201811510913.2有效
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韩志强;沙伊德
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海信视像科技股份有限公司
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2018-12-11
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2023-08-01
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H03L7/095
- 本申请提供了一种快速锁定鉴频鉴相器和锁相环,包括第一触发器、第二触发器、第三触发器、第四触发器、第一或门和第二或门;第一触发器和第二触发器的数据输入端分别连接高电平;第一触发器和第二触发器的时钟端分别连接参考时钟和反馈时钟;第三触发器的数据输入端连接第一触发器的数据输出端,第三触发器的时钟端连接参考时钟;第四触发器的数据输入端连接第二触发器的数据输出端,第四触发器的时钟端连接反馈时钟;第一或门的第一输入端和第二输入端分别连接第一触发器的数据输出端和第三触发器的数据输出端;第二或门的第一输入端和第二输入端分别连接第二触发器的数据输出端和第四触发器的数据输出端。
- 一种快速锁定鉴频鉴相器锁相环
- [发明专利]一种多级串并转换电路-CN201410571033.1有效
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易晶晶;邵屹峰;王岳;刘明
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京微雅格(北京)科技有限公司
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2014-10-22
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2018-11-06
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H03K19/0185
- 一种多级串并转换电路,其特征在于,所述电路包括:至少三级D触发器组;第一级D触发器组包括n个级联的,具有相同的第一时钟信号的D触发器;第二级D触发器组包括n×m个级联的,具有相同的第二时钟信号的D触发器;第三级D触发器组包括n×m个级联的,具有相同的第三时钟信号的D触发器;第一级D触发器组中,第a个D触发器的输出端,连接到第二级D触发器组中,第a个D触发器的输入端;第二级D触发器组中,第(m‑1)×n+a个D触发器的输出端,连接到第二级D触发器组中,第m×n+a个D触发器的输入端;同时连接到第三级D触发器组中,第(m‑1)×n+a个D触发器的输入端;其中,n、m和a均为自然数,a≤n。
- 一种多级转换电路
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