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[发明专利]采多级架构控制器的数据储存装置-CN202011430077.4有效
发明人：李安邦 -专利权人：慧荣科技股份有限公司
申请日： 2020-12-07 - 公布日： 2023-09-29 - 主分类号： G06F13/16 文献下载
摘要：所述多级架构控制器采用一上层片内总线以及一下层片内总线，且包括一程序码加载器、一前级中央处理单元、以及一仲裁器。该程序码加载器经连结该下层片内总线，进行该多级架构控制器的程序码加载。该程序码加载器完成程序码加载后，该仲裁器仲裁将该程序码加载器断开该下层片内总线、切换以该前级中央处理单元连结该下层片内总线，释出该上层片内总线至该下层片内总线的通信路径。
多级架构控制器数据储存装置

[发明专利]复用数据总线装置和芯片-CN202210500384.8有效
发明人：丛高建 -专利权人：沐曦集成电路（上海）有限公司
申请日： 2022-05-10 - 公布日： 2022-08-12 - 主分类号： G06F13/40 文献下载
摘要：本发明涉及一种复用数据总线装置和芯片，装置包括地址转换中心模块ATH和至少一个Die，其中，每一Die包括片上互联总线、互联接口和至少一个地址转换单元ATU,每一Die内的每一ATU与Die内的片上互联总线连接，每一Die内的互联总线和互联接口连接，不同Die之间通过互联接口连接；所述片上互联总线预先配置了地址映射信息；所述ATH设置在预设的中心Die上，一端与PCIe接口连接，另一端与所述中心Die的片上互联总线连接，所有Die内的ATU通过对应的片上互联总线和互联接口与ATH进行数据传输。本发明能够复用片上互联总线实现了ATC请求或响应数据在Die内ATU或跨Die的ATU之间传输，无需额外设置其他专用数据总线，减小了芯片的面积、功耗和复杂度。
数据总线装置芯片

[发明专利]一种片内高速总线数据的校验系统及校验方法-CN202211398816.5在审
发明人：唐芳福;岳椿;尹丹 -专利权人：珠海芯探索微电子有限公司
申请日： 2022-11-09 - 公布日： 2023-03-21 - 主分类号： G06F11/08 文献下载
摘要：本发明提供了一种片内高速总线数据的校验系统及校验方法，包括主机设备、从机设备和用于在主机设备和从机设备之间进行数据传输的片内高速总线，还包括通过总线接口挂载于片内高速总线的检错纠错模块，当主机设备通过片内高速总线向从机设备进行数据读写时，检错纠错模块获取片内高速总线的写数据和读数据，并对访问地址相同的写数据和读数据进行数据校验。根据本实施例的技术方案，检错纠错模块可以获取每个设备的读写数据并进行数据检验，简化了片内高速总线数据的校验系统，无需在每个设备配置校验逻辑，节约了设计资源，提高了总线数据传输的可靠性及效率，同时还便于了数据校验设计的可移植性
一种高速总线数据校验系统方法

[发明专利]针对图像超分辨率的神经网络加速器系统及其实现方法-CN202310110216.2在审
发明人：陈弟虎;粟涛;莫燕南 -专利权人：中山大学
申请日： 2023-02-10 - 公布日： 2023-07-21 - 主分类号： G06N3/063 文献下载
摘要：本发明公开了一种针对图像超分辨率的神经网络加速器系统及其实现方法，包括传输引擎、逻辑控制模块、数据缓存模块、计算复合体、片外数据总线、片外控制总线、片内数据总线以及片内控制总线，传输引擎和计算复合体均通过片内数据总线与数据缓存模块连接，传输引擎、数据缓存模块以及计算复合体均通过片内控制总线与逻辑控制模块连接，传输引擎还与片外数据总线连接，逻辑控制模块还与片外控制总线连接，计算复合体包括数据路由单元、数据压缩处理器、矩阵单元、卷积单元以及激活单元
针对图像分辨率神经网络加速器系统及其实现方法

[发明专利]一种片内双总线架构-CN202211665625.0在审
发明人：林海波;王勇;肖佐楠;郑茳 -专利权人：天津国芯科技有限公司
申请日： 2022-12-23 - 公布日： 2023-03-14 - 主分类号： G06F13/40 文献下载
摘要：本发明提供了一种片内双总线架构，包括数据一致性总线、高效总线，数据一致性总线用于维护各个主机之间的数据一致性，高效总线用于实现不同主机与不同从机之间高效访问，CPU通过数据一致性总线对外访问，主机通过一致性总线或高效总线对外访问，主机对外访问的路径通过总线矩阵选择单元进行配置。本发明有益效果：使用了片内系统采用双总线的概念，一套是数据一致性总线，可以维护各个主机之间的数据一致性，一套是高性能、低延时的高效总线，可以根据需求切换数据通路，既可以满足数据一致性的应用需求，也可以满足高效总线的应用需求
一种片内双总线架构

[发明专利]基于分布式存储单元的层次化片上网络架构-CN201110021693.9无效
发明人：李丽;王佳文;潘红兵;沙金;何书专;李伟;何凯;孙敏敏;郑维山 -专利权人：南京大学
申请日： 2011-01-19 - 公布日： 2011-05-25 - 主分类号： H04L29/08 文献下载
摘要：本发明公开了一种基于分布式存储单元的层次化片上网络架构，该层次化片上网络架构顶层采用二维网格架构集成运算簇及全局共享存储单元；在运算簇内部采用由簇内总线和私有总线构成的层次化总线架构，且簇内总线和私有总线通过总线桥通讯；所述簇内总线上集成网络接口和簇内共享存储单元；所述私有总线上集成私有存储单元和处理器核。本发明中存储系统分为三级：单核私有存储单元，簇内共享存储单元和全局共享存储单元。本发明采用层次化总线及网络架构混合互连方式构建整个NoC通信系统，同时将存储单元也划分到各个层次，有效提高系统通信性能，缓解访存压力，改善片上网络整体通讯性能。
基于分布式存储单元层次化片上网络架构

[发明专利]封装内存储器裸片通信结构-CN202310419196.7在审
发明人： H·吉杜图里 -专利权人：美光科技公司
申请日： 2023-04-19 - 公布日： 2023-10-20 - 主分类号： G06F13/38 文献下载
摘要：本申请涉及封装内存储器裸片通信结构。一种经封装存储器装置可包含初级存储器裸片，所述初级存储器裸片耦合到共享封装内通信总线且使用主机接口总线耦合到外部主机装置，且所述主机接口总线可包含主机时钟信道。所述存储器装置可包含多个次级裸片，所述多个次级裸片耦合到所述封装内通信总线，且所述次级裸片中的每一者可配置成使用所述封装内通信总线从所述初级存储器裸片接收相同消息。所述初级存储器裸片可使用所述封装内通信总线向所述次级裸片中的特定一者发送第一消息，或从所述次级裸片中的特定一者接收第一消息，且所述第一消息可包含专门指示所述次级裸片中的所述特定一者的第一芯片识别字段。
封装内存储器通信结构

[发明专利]一种基于CHI片内互联总线与QPI片间互联总线互联适配系统和方法-CN201510092833.X有效
发明人：李仙辉;黄晓曦;罗玉明 -专利权人：福州瑞芯微电子股份有限公司
申请日： 2015-03-02 - 公布日： 2017-10-03 - 主分类号： G06F15/163 文献下载
摘要：本发明公开了一种基于CHI片内互联总线与QPI片间互联总线互联适配系统和方法，所述系统包括芯片，CHI片内互联总线和QPI片间互联总线；所述芯片包括链路层控制器，QPI agent模块，MAC控制器和多个CPU CORE；所述QPI agent模块用于在对CHI片内互联总线协议格式的数据进行片间cache一致性维护后，对目标CPU CORE发起访问命令。
一种基于 chi 片内互联总线 qpi 片间互联互联适配系统方法

[发明专利]一种抗单粒子翻转的DSP加固电路-CN202011504564.0有效
发明人：薛海卫 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2020-12-18 - 公布日： 2022-01-25 - 主分类号： H03K19/003 文献下载
摘要：本发明公开一种抗单粒子翻转的DSP加固电路，属于数字信号处理器抗辐射领域，包括DSP内核、片内同步存储器、时钟系统、片内数据接口、片内地址接口、外部存储器接口、外设数据总线和外设地址总线；所述片内数据接口连接外设数据总线，片内地址接口连接外设地址总线；DSP内核通过片内数据接口、片内地址接口读写片内同步存储器，存取运行的数据和程序；DSP内核通过外部存储器接口读写片外存储空间的指令或数据，外部存储器接口中的数据通过片内数据接口送入DSP内核中；外部存储器接口中的地址通过片内地址接口由DSP内核送出；DSP内核通过片内数据接口和片内地址接口配置外设寄存器，使DSP加固电路与外界具有串口通信、运动控制、定时及中断的功能。
一种粒子翻转 dsp 加固电路

[发明专利]基于分布式内存的片上系统架构-CN201810337576.5在审
发明人：赵立新;俞大立 -专利权人：格科微电子（上海）有限公司
申请日： 2018-04-16 - 公布日： 2019-10-29 - 主分类号： G06F15/78 文献下载
摘要：本发明涉及一种基于分布式内存的片上系统架构，包括：芯片，包括第一运算单元、至少一个第二运算单元、内存控制模块；若干内存，包括系统片外内存和至少一个系统片内内存；通用总线、专用总线；所述第一运算单元通过通用总线连接至所述内存控制模块，所述第二运算单元通过专用总线和/或通用总线连接至所述内存控制模块，通过内存控制模块将部分数据传输存储至系统片内内存，另一部分数据存储至系统片外内存，以提高系统数据传输速度，降低系统功耗。
内存控制模块运算单元通用总线内存片内内存片上系统片外内存专用总线架构降低系统数据传输数据存储系统数据功耗存储芯片传输

[实用新型]基于分布式内存的片上系统架构-CN201820534828.9有效
发明人：赵立新;俞大立 -专利权人：格科微电子（上海）有限公司
申请日： 2018-04-16 - 公布日： 2018-12-18 - 主分类号： G06F15/78 文献下载
摘要：本实用新型涉及一种基于分布式内存的片上系统架构，包括：芯片，包括第一运算单元、至少一个第二运算单元、内存控制模块；若干内存，包括系统片外内存和至少一个系统片内内存；通用总线、专用总线；所述第一运算单元通过通用总线连接至所述内存控制模块，所述第二运算单元通过专用总线和/或通用总线连接至所述内存控制模块，通过内存控制模块将部分数据传输存储至系统片内内存，另一部分数据存储至系统片外内存，以提高系统数据传输速度，降低系统功耗。
内存控制模块运算单元通用总线内存片内内存片上系统片外内存专用总线架构本实用新型降低系统数据传输数据存储系统数据功耗存储芯片传输

[发明专利]一种非对称多元资源节点体系结构-CN200910265900.8无效
发明人：张刚;裴科;张中杰 -专利权人：太原理工大学
申请日： 2009-12-30 - 公布日： 2010-05-19 - 主分类号： G06F13/40 文献下载
摘要：本发明涉及片上系统体系结构，具体是一种采用非对称片内单向串行只写总线互联的非对称多元资源节点体系结构。解决了随着片上处理器节点的处理器数目越来越多带来的总线结构扩展性差、以及处理器节点间高速互联、并行访问等片上通信的瓶颈问题。一种非对称多元资源节点体系结构包括一个主资源节点、一条由主资源节点独占的片内单向串行只写总线、至少两个从资源节点、至少一条由从资源节点共享或独占的片内单向串行只写总线、以及一个总线仲裁切换及数据转发单元模块本发明解决了随着片上处理器节点的处理器数目越来越多带来的总线结构扩展性差、以及处理器节点间高速互联、并行访问等片上通信的瓶颈问题。
一种对称多元资源节点体系结构

[发明专利]一种片内高带宽总线的片间串行桥接方法-CN202111180073.X在审
发明人：刘根贤;廖孟安;瞿波 -专利权人：湖南航天经济发展有限公司
申请日： 2021-10-11 - 公布日： 2021-11-30 - 主分类号： G06F13/42 文献下载
摘要：一种片内高带宽总线的片间串行桥接方法，包括以下步骤：（1）利用锁相环技术对总线同步时钟倍频；（2）利用倍频时钟将内部总线各种信号串行化；（3）片外高速传输串行地址、控制信号，启动读或者写的握手协议；（4）读或者写握手成功，进入连续数据传输阶段，片外高速连续传输数据；（5）若连续数据传输阶段步骤（4）中传输正常结束，则状态、控制、地址信号恢复自身功能属性，准备建立下一轮读或写操作输；（6）若连续数据传输阶段本发明可以将片间连接数量减少到易于实现的范围内；可将片内总线串行化高速发送，扩展端的接收串行数据，解串还原总线，从而降低设计风险，降低单片器件成本。
一种片内高带宽总线串行方法

[发明专利]用于总线系统的双速率仲裁中继设备-CN202010293909.6在审
发明人：不公告发明人 -专利权人：联合华芯电子有限公司
申请日： 2020-04-15 - 公布日： 2020-07-31 - 主分类号： H04L12/40 文献下载
摘要：本发明公开了一种用于总线系统的双速率仲裁中继设备，包括主干接口、接口控制模块、缓存及控制模块、总线控制模块、子总线和若干次级接口，主干接口用于与中枢总线连接，次级接口用于与传感器连接；如果在一个时间片内的快仲裁总线成功发送第一个多进制符号串与慢速仲裁总线发送的部分多进制符号串一致的，在下一个时间片的开始将所述快仲裁总线上时间片内所有成功发送多进制符号串的中继设备的待发数据依次发送至一组数据总线。本发明提供的用于总线系统的双速率仲裁中继设备，可动态调整仲裁速率及数据传输速率，在保障数据传输的正确性同时提高总线的仲裁速率及数据传输速率。
用于总线系统速率仲裁中继设备

[发明专利]一种基于Tbus总线标准的片内总线测试系统-CN201611254688.1有效
发明人：操飞;孙海飙;林峰;阴陶;戴荣 -专利权人：成都傅立叶电子科技有限公司;深圳市特发信息股份有限公司
申请日： 2016-12-30 - 公布日： 2019-11-22 - 主分类号： G06F11/22 文献下载
摘要：本发明涉及一种基于Tbus总线标准的片内总线测试系统，包括通过数据流通讯的主控单元和从端设备端，所述主控单元与从端设备端之间设置有设备互联网络；主控单元的信号组集成有数据输出信号组Out、数据注入信号组本发明将所有测试外设单元挂接在测试总线上，组成测试系统，使用统一、快捷的操作方法来操作每个被测试外设，加快测试系统的集成，减少测试缺陷，提高测试效率。
一种基于 tbus 总线标准测试系统

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