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- [发明专利]静电放电引导电路-CN200810004262.X无效
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郭荣彦
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普诚科技股份有限公司
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2008-01-24
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2009-07-29
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H02H9/00
- 一种静电放电引导电路,其用于一大尺寸开放式漏极电路的静电放电防护电路,包括:电压源,用以提供电压;第一PMOS,耦接至电压源;第一NMOS,耦接至PMOS;寄生二极管,耦接至PMOS;第二NMOS,耦接至PMOS的漏极;第一寄生电容,耦接至第二NMOS;第二寄生电容,耦接至第一寄生电容与第二NMOS;以及栅极电压提升电路,耦接至第二NMOS的栅极与源极,栅极电压提升电路包括:第三NMOS;第一电容耦接至第三NMOS的源极;接地端;和第一电阻耦接于第一电容与接地端。其利用栅极电压提升电路用以提升第二NMOS的栅极电压。本发明可以解决NMOS栅极电压过低以及不正常导通而降低静电放电防护表现等问题。
- 静电放电引导电路
- [发明专利]差分放大电路-CN201510125974.7有效
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大石和明
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富士通株式会社
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2015-03-20
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2017-09-26
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H03F3/45
- 一种差分放大电路,包括第一输入节点;第二输入节点;第一输出节点;第二输出节点;第一晶体管,其具有耦接至第一输入节点的栅极和耦接至第一节点的源极;第二晶体管,其具有耦接至第二输入节点的栅极;第三晶体管,其具有耦接至第一晶体管的漏极的漏极;第四晶体管,其具有耦接至第三晶体管的栅极的栅极;第一电阻器;第二电阻器;第五晶体管,其具有耦接至第一晶体管的漏极的栅极;第六晶体管,其具有耦接至第二晶体管的漏极的栅极;第七晶体管,其具有耦接至第一节点的源极;第八晶体管,其具有耦接至第七晶体管的栅极的栅极;第三电阻器;以及第四电阻器。
- 放大电路
- [发明专利]半导体开关-CN201310253316.7在审
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王柏之
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瑞昱半导体股份有限公司
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2013-06-24
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2014-12-24
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H03K17/08
- 一种半导体开关,包含一开关单元,其包含:一晶体管,具有一漏极、一栅极以及一源极;一漏极偏压电阻,耦接漏极;一漏极偏压选择电路,于晶体管导通时耦接漏极偏压电阻与一第一漏极偏压,于晶体管不导通时耦接漏极偏压电阻与一第二漏极偏压;一栅极偏压电阻,耦接栅极;一栅极偏压选择电路,于晶体管导通时耦接栅极偏压电阻与一第一栅极偏压,于晶体管不导通时耦接栅极偏压电阻与一第二栅极偏压;一源极偏压电阻,耦接源极;以及一源极偏压选择电路,于晶体管导通时耦接源极偏压电阻与一第一源极偏压,于晶体管不导通时耦接源极偏压电阻与一第二源极偏压,其中第一与第二漏极偏压不同,第一与第二栅极偏压不同,第一与第二源极偏压不同。
- 半导体开关
- [发明专利]半导体开关-CN201911267096.7在审
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闻林
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闻林
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2019-12-11
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2021-06-11
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H03K17/687
- 一种半导体开关,包含一开关单元,其包含:一晶体管,具有一漏极、一栅极以及一源极;一漏极偏压电阻,耦接漏极;一漏极偏压选择电路,于晶体管导通时耦接漏极偏压电阻与一第一漏极偏压,于晶体管不导通时耦接漏极偏压电阻与一第二漏极偏压;一栅极偏压电阻,耦接栅极;一栅极偏压选择电路,于晶体管导通时耦接栅极偏压电阻与一第一栅极偏压,于晶体管不导通时耦接栅极偏压电阻与一第二栅极偏压;一源极偏压电阻,耦接源极;以及一源极偏压选择电路,于晶体管导通时耦接源极偏压电阻与一第一源极偏压,于晶体管不导通时耦接源极偏压电阻与一第二源极偏压,其中第一与第二漏极偏压不同,第一与第二栅极偏压不同,第一与第二源极偏压不同。
- 半导体开关
- [发明专利]驱动电路-CN202111128150.7在审
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林峰生;林子渊;郑贸薰;郑景升;赖俊吉
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友达光电股份有限公司
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2021-09-26
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2021-12-17
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G09G3/20
- 本发明公开一种驱动电路,其包含像素驱动电路、栅极节点驱动电路、驱动电容、控制节点驱动电路以及多工器电路。像素驱动电路包含驱动晶体管,驱动晶体管耦接于发光元件,驱动晶体管的控制端耦接于栅极节点。栅极节点驱动电路耦接于栅极节点,下拉栅极节点的电压。驱动电容设置于栅极节点与控制节点之间。控制节点驱动电路耦接于控制节点,上拉控制节点的电压。多工器电路包含数据晶体管及数据线电容,数据晶体管的第一端耦接于控制节点,数据晶体管的第二端耦接于数据线电容。
- 驱动电路
- [发明专利]包含栅极电压提升的静电放电防护电路-CN200810004261.5无效
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郭荣彦
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普诚科技股份有限公司
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2008-01-24
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2009-07-29
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H02H9/00
- 一种包含栅极电压提升的静电放电防护电路,其是用于一大尺寸开放式漏极电路的静电放电防护电路,包含:电压源,用以提供电压;第一PMOS,耦接至电压源;第一NMOS,耦接至PMOS;寄生二极管,耦接至PMOS;第二NMOS,耦接至PMOS的漏极;第一寄生电容,耦接至第二NMOS;第二寄生电容,耦接至第一寄生电容与第二NMOS;栅极电压提升电路,耦接至第二NMOS的栅极与源极;其利用一栅极电压提升电路用以提升第二N型金属氧化物半导体的栅极电压。本发明所述的包含栅极电压提升的静电放电防护电路,可解决NMOS栅极电压过低以及不正常导通而降低静电放电防护表现等问题。
- 包含栅极电压提升静电放电防护电路
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