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- [发明专利]uTCA系统中的时钟管理系统及方法-CN200910209553.7有效
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柳旺
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中兴通讯股份有限公司
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2009-10-29
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2010-03-17
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H04W56/00
- 本发明公开了一种uTCA系统中的时钟管理系统及方法，系统包括：时钟管理装置和SERDES时钟生成单元，其中时钟管理装置包括：参考源时钟选择单元、时钟源生成单元和时钟源驱动单元，参考源时钟选择单元从接收到的多个时钟源中选择一个时钟源作为参考时钟源；时钟源生成单元根据接收到的的参考时钟源生成与该参考时钟源同步的时钟源；时钟源驱动单元，将从时钟生成单元接收到的时钟源进行电平转换后传输到SERDES时钟生成单元；SERDES时钟生成单元对从时钟源驱动单元接收到的时钟源进行变频后生成需要的SERDES时钟；本发明降低了硬件电路的实现难度、减少了MCH单元的PCB面积以及降低了成本。
- utca系统中的时钟管理方法
- [发明专利]时钟生成电路和时钟生成方法-CN200510132368.4有效
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宫崎顺吏
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富士通株式会社
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2005-12-21
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2007-11-21
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H03L7/197
- 本发明提供了一种时钟生成电路和一种时钟生成方法，其能够进行扩展频谱时钟生成以及参考时钟信号和输出时钟信号的精确相位控制。为此，输入分频器单元70将输入时钟信号CLKR的频率除以50，以输出分频后的输入时钟信号CLKS。DLL电路80进行操作以获得延迟控制信号DCS1、DCS2。调制电路40响应于延迟控制信号DCS1、DCS2和从调制控制电路50输出的调制信号MOD调制分频后的输入时钟信号CLKS，以输出调制时钟信号CLKN。相位比较器11检测调制时钟信号CLKN和分频后的内部时钟信号CLKM之间的相位差。时钟生成器单元20生成具有与来自相位比较器11的相位差信号相对应的频率的输出时钟信号CLKO。
- 时钟生成电路方法
- [发明专利]时钟生成电路和时钟生成方法-CN200510115045.4有效
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山本绅一;冈田浩司;田中正博
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富士通株式会社
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2005-11-23
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2006-12-27
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H03L7/08
- 本发明提供了一种时钟生成电路和时钟生成方法，时钟生成电路由小型电路构成的，用于生成频谱扩展时钟并执行参考时钟信号和输出时钟信号的高速和精确的相位控制。频谱扩展时钟生成电路(1)具有相位比较器单元(10)，其比较参考时钟信号(CLKS)与内部时钟信号的相位差，并根据比较结果输出控制电流(IC1)；时钟生成单元(20)，用于生成输出时钟信号(CLKO)；相位差信号调制单元(30)，用于输出控制电流(IC3)；以及延迟单元(40)，用于根据控制电流(IC3)延迟输出时钟，并输出内部时钟信号(CLKN)。
- 时钟生成电路方法
- [发明专利]时钟生成方法和时钟生成装置-CN200510004373.7有效
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平山秀树;渡边智文;清濑雅司
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三洋电机株式会社
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2005-01-17
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2005-08-10
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H03L7/099
- 本发明提供一种即使在成为时钟生成源的电压控制振荡器存在制造偏差的情况下，也可以生成与包含跳动的各种周期信号准确同步的时钟的时钟生成方法和时钟生成装置。时钟生成装置利用具有多个不同的振荡特性并能进行时钟振荡的电压控制振荡器(16)，生成与摆动信号同步的时钟。在该时钟生成装置中，按顺序选择设定于电压控制振荡器(16)内的多个振荡特性，通过由电压控制器(18)施加试验电压，来鉴别每一个振荡特性。并且，将该被鉴别过的每一个振荡特性中、成为同步对象的摆动信号的被估计频率位于这些振荡特性中的能振荡的频率范围的略中心且增益更小的振荡特性，设定在所述电压控制振荡器(16)中，以进行时钟的生成。
- 时钟生成方法装置
- [发明专利]栅极时钟生成器以及显示装置-CN202110500774.0在审
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成始德;李大植;李相贤
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三星显示有限公司
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2021-05-08
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2022-01-14
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G09G3/3266
- 本发明公开一种栅极时钟生成器以及显示装置。显示装置的栅极时钟生成器包括：进位时钟生成器，基于进位导通以及截止时钟信号而依次生成N个进位时钟信号(N是2以上的整数)；扫描时钟生成器，基于扫描导通以及截止时钟信号而生成N个扫描时钟信号；以及感测时钟生成器，基于感测导通以及截止时钟信号而生成N个感测时钟信号。在多时钟模式下，在第K进位时钟信号(K是1以上且N以下的整数)的导通区间期间，扫描时钟生成器输出具有与扫描导通时钟信号的脉冲的数量相应的数量的脉冲的第K扫描时钟信号，感测时钟生成器输出具有与感测导通时钟信号的脉冲的数量相应的数量的脉冲的第K感测时钟信号。
- 栅极时钟生成器以及显示装置
- [发明专利]时钟生成器、数据运算单元及芯片-CN202210565215.2在审
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不公告发明人
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北京源启先进微电子有限公司
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2022-05-23
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2022-08-19
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H03K3/356
- 本发明提供了一种时钟生成器、数据运算单元及芯片，时钟生成器包括切沿信号生成模块以及切沿模块，切沿信号生成模块的输入端与时钟源连接，并接收时钟源发出的时钟源信号，切沿信号生成模块对时钟源信号进行逻辑处理以生成切沿信号，并将切沿信号从切沿信号生成模块的输出端输出，切沿模块根据时钟源信号的上升沿生成脉冲时钟信号的上升沿，并且切沿模块在时钟源信号的高电平持续时间内根据切沿信号对时钟源信号进行逻辑处理，以生成脉冲时钟信号的下降沿，脉冲时钟信号从切沿模块的输出端输出。该时钟生成器生成的脉冲时钟信号输入到需要时钟信号电平触发的锁存电路中后，能够减少输入锁存电路的输入数据信号所需的保持时间。
- 时钟生成器数据运算单元芯片
- [发明专利]时序控制电路-CN201610669404.9有效
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郭敏;谢海春;蒋汉柏;廖北平
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湖南恒茂高科股份有限公司
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2016-08-12
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2019-04-19
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H03K3/017
- 本发明提供一种时序控制电路，包括依次连接的，第一时钟信号生成装置、第二时钟信号生成装置以及第三时钟信号生成装置，第一时钟信号生成装置接收外部输入的初始时钟信号，当初始时钟信号进入上升沿时，第一时钟信号生成装置触发生成第一时钟信号，第一占空比控制模块控制第一时钟信号的占空比，当第一时钟信号进入下降沿时，第二时钟信号生成装置生成第二时钟信号，第二占空比控制模块控制第二时钟信号的占空比，当第二时钟信号进入下降沿时，第三时钟信号生成装置生成脉冲时钟信号整个时序控制电路，不同的时钟信号都是跟前一个时钟有关系，当前一个时钟变化的时候自动反应到后面的时钟上去，实现对时序进行合理且有效的管理。
- 时序控制电路
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