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[发明专利]一种利用负载单元自动结群修复时序违反的方法及装置-CN201910916558.7有效
发明人：刘毅;燕昭然;王震宇;陈彬;董森华 -专利权人：北京华大九天科技股份有限公司
申请日： 2019-09-26 - 公布日： 2022-05-24 - 主分类号： G06F30/392 文献下载
摘要：一种利用负载单元自动结群修复时序违反的方法，包括以下步骤：在存在保持时间的时序违反的线网上查找驱动单元及时序违反的负载单元，并获取时序违反值及物理位置分布；根据优化算法的单元合理化布局约束确定结群范围；在结群范围内，对时序违反的备选单元进行分析，选取备选单元进行结群操作；对结群内的时序违反点，进行缓冲器单元的插入操作，完成时序优化方案。本发明的利用负载单元自动结群修复时序违反的方法，大幅减少了插入缓冲器单元数目，提高了时序修复效率。
一种利用负载单元自动修复时序违反方法装置

[发明专利]集成电路设计方法、装置、电子设备和可读存储介质-CN202110724884.5有效
发明人：汪波;王万丰 -专利权人：海光信息技术股份有限公司
申请日： 2021-06-29 - 公布日： 2023-06-06 - 主分类号： G06F30/3312 文献下载
摘要：该集成电路设计方法包括：获取多个时序路径中发生时序违反的至少一个目标时序违反路径；确定至少一个目标时序违反路径的逻辑单元集合，逻辑单元集合中的元素为至少一个目标时序违反路径所包含的逻辑单元；计算逻辑单元集合中每个逻辑单元对应的特征距离；基于每个逻辑单元对应的特征距离，从逻辑单元集合中确定目标单元；以及基于目标单元，复制初始集成电路中的至少部分电路逻辑结构而得到克隆电路逻辑结构，以利用克隆电路逻辑结构降低目标时序违反路径的时序违反程度该方法可以缩短逻辑复制的时间，可以自动对较多的时序违反路径进行处理，从而提高了实现时序收敛的效率。
集成电路设计方法装置电子设备可读存储介质

[发明专利]基于金属线的时序修复方法、设备及介质-CN202210683243.4有效
发明人：黄薇;栾晓琨;金文江;孙永丰;王翠娜;边少鲜;蒋剑锋 -专利权人：飞腾信息技术有限公司
申请日： 2022-06-17 - 公布日： 2022-09-23 - 主分类号： G06F30/394 文献下载
摘要：本申请提供一种基于金属线的时序修复方法、设备及介质，涉及芯片技术领域。该方法包括：获取目标集成电路的时序违反关键路径，目标集成电路包括多个逻辑单元，时序违反关键路径上包括至少一条金属线路径；确定时序违反关键路径上各金属线的线延时以及各金属线所在的金属层；根据时序违反关键路径上各金属线的线延时，更新至少一条目标金属线所在的金属层，以使更新后的时序违反关键路径符合预设修复要求，应用本申请实施例，可以从金属线的角度对时序违反关键路径进行时序修复，相较于现有技术，可以提高时序修复能力。
基于金属线时序修复方法设备介质

[发明专利]一种调整时钟路径延迟来修复时序违反的方法-CN201310690153.9在审
发明人：刘毅;董森华;汪燕芳;牛飞飞 -专利权人：北京华大九天软件有限公司
申请日： 2013-12-17 - 公布日： 2015-06-17 - 主分类号： G06F9/48 文献下载
摘要：随着集成电路工艺节点的逐步变小、系统设计规模日趋复杂，如何在物理设计流程中快速有效修复时序违反，保证芯片正常工作成为了业界关注的焦点。本文提出一种检查并调整时钟路径延迟来修复时序违反的方法，读入时序报告结果并根据时钟Launch路径和Capture路径进行分类汇总，借助图形化窗口同时显示时钟Launch路径和Capture路径以及相应的时序违反数值设计者可以清晰地观察到由于时钟偏差问题所引起的时序违反，并且可以通过设置有用时钟偏差（Usefulskew）约束的方法来调整时钟结构，修复因此而造成的时序违反。这种方法在数据传输路径无法优化的条件下，仍然可以通过调整时钟路径来优化时序。
一种调整时钟路径延迟修复时序违反方法

[发明专利]一种时序路径的修正方法-CN202011541189.7在审
发明人：杨晓东;刘毅;傅静静;陈彬;王宗源 -专利权人：北京华大九天科技股份有限公司
申请日： 2020-12-23 - 公布日： 2021-04-16 - 主分类号： G06F30/3312 文献下载
摘要：一种时序路径的修正方法，包括以下步骤：确定时序违反的路径及单元；设置搜索范围，寻找可交换单元；将时序违反单元与可交换单元进行互换，评估两条时序路径的新时序值，将不违反时序的可交换单元及其权重值加入结果集合中；在结果集合中，选择权重值最大的可交换单元与时序违反单元进行互换，生成结果路径。本发明的时序路径的修正方法，能够在不改变芯片设计物理布局，保证芯片功能行为不变的前提下，通过单元的互换，达到时序优化的目标，从而使得在设计后期post‑mask阶段也可以进行时序修正，保证芯片设计的正确性
一种时序路径修正方法

[发明专利]用于修改电路设计中的保持时间违反的方法和设备-CN200580023493.X有效
发明人：孙毅刚;龚杰;陈吉童 -专利权人：高通股份有限公司
申请日： 2005-05-27 - 公布日： 2007-06-20 - 主分类号： G06F17/50 文献下载
摘要：为了修改保持时间违反，最初针对每组时序约束对一电路设计执行时序分析，以针对所述组时序约束确定每个信号路径的一建立松弛和一保持松弛。一信号路径的松弛指示所述信号路径的时序裕度量或时序违反量。识别并保留具有保持时间违反的信号路径(或“保持路径”)，且废弃其它不具有保持时间违反的信号路径。对于每个保持路径，识别并保留具有至少一个与所述保持路径共同的节点的信号路径(或“相关建立路径”)。接着基于所述保持路径的所述保持松弛和所述相关建立路径的所述建立松弛来修改所述保持路径的所述保持时间违反。
用于修改电路设计中的保持时间违反方法设备

[发明专利]一种寻找最优公共点的保持时间违反修正方法及系统-CN201910063867.4有效
发明人：乐大珩;赵振宇;黄鹏程;马驰远;何小威;冯超超;赵学谦;黄薇 -专利权人：中国人民解放军国防科技大学
申请日： 2019-01-23 - 公布日： 2023-02-07 - 主分类号： G06F30/3312 文献下载
摘要：本发明公开了一种寻找最优公共点的保持时间违反修正方法及系统，实施步骤包括：遍历所有存在保持时间违反的违反路径，找出违反路径中的逻辑单元，汇总得到逻辑单元集合；在逻辑单元集合中查找最优公共点对应的逻辑单元、并插入单元延迟与该逻辑单元所记录的建立时间时序余量等值的延迟单元；更新经过上述最优公共点对应的逻辑单元的所有时序路径的保持时间违反值和建立时间时序余量值；重复上述过程直至逻辑单元集合中所有逻辑单元的可修保持时间违反条数为本发明通过寻找保持时间违反路径最优公共点，并在最优公共点插入合适的延迟单元来修复保持时间违反的方法，从而减少对面积和功耗的开销。
一种寻找最优公共保持时间违反修正方法系统

[发明专利]一种用于集成电路的保持时间违反的修复方法和装置-CN201910400539.9在审
发明人：陈静;颜峻 -专利权人：中科威发半导体（苏州）有限公司
申请日： 2019-05-15 - 公布日： 2020-04-21 - 主分类号： G06F30/3312 文献下载
摘要：本发明提供了一种用于集成电路的保持时间违反的修复方法和装置，所述修复方法包括以下步骤：获取M条存在保持时间违反的时序路径，其中，任意两条时序路径的终点单元均不相同，M为自然数；获取M条时序路径中全部单元以及每个单元的出现次数，获取出现次数最多的第一单元；对第一单元的时间违反进行修复处理。从而提供了一种速度快、且插入缓冲单元数量少的保持时间违反的修复方法和装置。
一种用于集成电路保持时间违反修复方法装置

[发明专利]使用统计时序分析识别及改进鲁棒设计-CN200880011576.0有效
发明人：那伦德尔·V·森诺 -专利权人：新诺普系统公司
申请日： 2008-07-24 - 公布日： 2012-01-11 - 主分类号： G06F9/455 文献下载
摘要：统计时序分析技术可以用在以一致的方式通过合成、布局和布线的整个设计流程而导致鲁棒电路的建构。一个示例性技术可以包括接收具有时序模型的设计的库数据。通过比较这个数据的实施，可以基于一套标准来定义鲁棒电路，所述标准可以包括最差违反时间容限、端点时间容限分布、时序约束违反以及总的违反时间容限。在这一点上，统计时序分析可以用在驱动逻辑改变而在所述设计上产生改进的鲁棒性。所述统计时序分析可以使用与在统计时序分析中的弧相关的统计时序延迟而作为平均数以及将指定百分比的所述平均数作为标准差。
使用统计时序分析识别改进设计

[发明专利]一种检查跨时钟域多位信号时序违反的方法及系统-CN202010843322.8有效
发明人：彭书涛;邓宇;栾晓琨;边少鲜;蒋剑锋;贾勤;唐涛;黄薇;李天丽;曹灿;邹和风;邹京 -专利权人：飞腾信息技术有限公司
申请日： 2020-08-20 - 公布日： 2022-03-29 - 主分类号： G06F1/12 文献下载
摘要：本发明公开了一种检查跨时钟域多位信号时序违反的方法及系统，本发明包括：获取所有时序签核端角；在所有签核端角中遍历，每遍历一个当前签核端角则执行下述处理：计算每个时钟域命名特征时序单元的平均时钟插入延时；去掉不同时钟分组之间的异步约束，不检查时钟域内部时序；建立跨时钟域时钟分组，对多位控制和数据信号分别设置不同时序检查约束；对所有跨时钟域时钟分组进行控制和数据信号的建立和保持时间违例检查。输出跨时钟域信号时序检查结果。本发明用于在进行跨时钟域信号时序检查的过程中，既能保证跨时钟域信号传输功能正确，又不因为过约束的问题暴露出大量假的跨时钟域信号时序违反问题，避免修复时序违反插入的大量缓冲器。
一种检查时钟域多位信号时序违反方法系统

[发明专利]一种DC综合时序优化方法、装置、设备及存储介质-CN202110682191.4在审
发明人：庄戌堃 -专利权人：山东云海国创云计算装备产业创新中心有限公司
申请日： 2021-06-20 - 公布日： 2021-11-05 - 主分类号： G06F30/3312 文献下载
摘要：本发明公开了一种DC综合时序优化方法、装置、设备及存储介质。所述方法包括：初始化DC综合参数和时序分析参数；执行DC综合操作以生成综合结果及综合报告；响应于执行完DC综合操作，则基于所述综合报告、以及所述时序分析参数以确定是否存在重大时序违反；响应于存在重大时序违反，则基于预设调整规则对DC综合进行参数调整并重新执行DC综合操作，其中，所述预设调整规则为基于多个预设调整项目的预设优先级排序每次调整优先级最高的预设调整项目；响应于不存在重大时序违反，则输出本次DC综合操作对应的综合结果本发明的方案实现DC综合时自动时序优化，无需工程师干预或者人工调整，能够自动输出最优结果，极大节省了时间，提高工作效率。
一种 dc 综合时序优化方法装置设备存储介质

[发明专利]版图布局优化方法、装置、设备及计算机可读存储介质-CN202211378768.3在审
发明人：黄薇;王翠娜;蒋剑锋;金文江 -专利权人：飞腾信息技术有限公司
申请日： 2022-11-04 - 公布日： 2023-03-07 - 主分类号： G06F30/373 文献下载
摘要：本申请提供一种版图布局优化方法、装置、设备及计算机可读存储介质，方法包括：确定所述版图中待优化的多端口单元；所述待优化的多端口单元为：存在至少一条时序违反路径的多端口单元；所述时序违反路径为：违反时序要求的时序路径；将所述待优化的多端口单元拆分为多个单元，并查找所述多个单元在所述版图中的目标布局；所述目标布局为：所述多个单元内以及所述多个单元之间的所有时序路径均满足所述时序要求时的布局；输出具有所述目标布局的版图本申请可以在解决多端口单元的时序问题的同时，无需在版图中禁用该多端口单元，从而可以减少需拆分的多端口单元的数量，降低版图优化过程中所需增加的单元数量和面积开销。
版图布局优化方法装置设备计算机可读存储介质

[发明专利]低频芯片自动布局布线方法-CN201210536914.0有效
发明人：周喆;张爱东 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2012-12-12 - 公布日： 2014-06-18 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了一种低频芯片自动布局布线方法，包括制定自动布局布线设计流程、增加单元库时序模型和时序再确认。自动布局布线设计流程制定包含关键点：最大转换时间和最大负载的违反可以忽视，增加单元库时序模型是仅增加有最大转换时间和最大负载违反的逻辑单元，时序再确认是指采用原来的及新增加的时序模型作最终时序验证。
低频芯片自动布局布线方法

[发明专利]一种保持时间违反的修复方法-CN201610200745.1有效
发明人：刘祥远;陈跃跃;刘必慰;李振涛;陈书明;郭阳;李寿萍;胡春媚;梁斌;池雅庆;陈建军 -专利权人：中国人民解放军国防科学技术大学
申请日： 2016-04-01 - 公布日： 2019-02-05 - 主分类号： G06F17/50 文献下载
摘要：一种保持时间违反的修复方法，首先从静态时序分析的结果中获取存在保持时间违反的路径起点、终点和违反值；然后选择保持时间违反路径的终点作为修复单元的待插入节点，每次修复在待插入节点插入一个缓冲单元或延时单元，以减少插入修复单元对其他路径时序的影响；其三，在插入修复单元的节点附近查找单元摆放的物理位置，通过移动设计中原有单元的位置以释放出修复单元所需的空间，并设定目标函数使得移动单元的总代价最小，对原设计的扰动较小；其四，生成相应的修复逻辑、摆放单元、移动单元位置的工程变更命令；最后，对修改过逻辑的连接关系进行重新布线，然后抽取寄生参数，进行静态时序分析确认保持时间修复完全。
一种保持时间违反修复方法

[发明专利]时序修复方法、装置、存储介质及电子设备-CN202011076741.X在审
发明人：刘君 -专利权人： OPPO广东移动通信有限公司
申请日： 2020-10-10 - 公布日： 2022-04-12 - 主分类号： G06F30/3312 文献下载
摘要：本申请公开了一种时序修复方法、装置、存储介质及电子设备。该时序修复方法包括：当第一模块中的第一时序逻辑器件至第二模块中的第二时序逻辑器件的第一时序路径存在时序违反时，在该第一模块中确定出第三时序逻辑器件，该第一模块和该第二模块为镜像对称摆放的复用模块，该第二时序逻辑器件和该第三时序逻辑器件为镜像对称摆放关系；构建该第一时序逻辑器件至该第三时序逻辑器件的第二时序路径；根据对该第二时序路径的时序优化，对该第一时序路径进行时序修复。本申请可以对模块间接口的时序违反问题进行修复。
时序修复方法装置存储介质电子设备

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