专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]判定反馈平衡输入缓冲器-CN200510073878.9有效
  • 孙宁洙 - 三星电子株式会社
  • 2005-05-26 - 2006-01-04 - G06F12/00
  • 在判定反馈平衡(DFE)输入缓冲器中,完全补偿诸如符号间干扰(ISI)所造成的误差的时序与电压误差。施加补偿了可能在一定范围的运行条件下生成的时序误差TE或电压误差VE的可变平衡系数。通过这种方式,达到了精确的补偿,从而允许更高的信号可靠性及更高的电路间传送速率。判定反馈平衡(DFE)输入缓冲器包含平衡器,用来响应于可变平衡控制信号放大输入信号与过采样信号之间的电压电平差异,且生成放大输出信号。采样单元响应于采样时钟信号对放大输出信号采样以生成过采样信号。相位检测器响应于过采样信号的相位生成用于控制采样时钟信号的激活的时序时序控制信号。平衡控制器响应于时序控制信号修改可变平衡控制信号
  • 判定反馈平衡输入缓冲器
  • [发明专利]设备唤醒电路、电子设备、唤醒系统以及设备唤醒方法-CN202010510580.4在审
  • 王吉健;周亚莉 - 南京英锐创电子科技有限公司
  • 2020-06-05 - 2020-09-18 - H04W52/02
  • 本申请提供了一种设备唤醒电路、电子设备、唤醒系统以及设备唤醒方法,设备唤醒电路包括:信号检测模块,用于将2.4G频段的输入信号转换为高低电平时序信号判断模块,连接信号检测模块,用于判断高低电平时序与已存储的唤醒码时序是否匹配,并输出判断结果;唤醒控制模块,连接信号判断模块,用于根据判断结果,确定是否输出唤醒信号。本申请上述实施例提供的技术方案,无需额外的低频发送设备,也无需打开正常的接收通路,通过在2.4G频段接收输入信号,进而将输入信号的高低电平时序与唤醒码时序进行匹配,如果匹配成功,则可以输出唤醒信号,从而唤醒处于休眠状态的电子设备
  • 设备唤醒电路电子设备系统以及方法
  • [发明专利]电平移位电路及液晶显示面板-CN201610891410.9有效
  • 周娟;张先明 - 深圳市华星光电技术有限公司
  • 2016-10-12 - 2019-02-01 - G09G3/36
  • 本发明提供一种电平移位电路及液晶显示面板,其中电平移位电路包括:时序控制器,用于输出用于控制驱动电路的逻辑信号;电平移位芯片,与时序控制器电性连接,包括:接收模块,与时序控制电性连接,用于接收逻辑信号;判断模块,用于判断逻辑信号的接收时序是否正确,如正确,则发送输出信号,如错误,则发送关闭信号;输出模块,用于在接收到输出信号时,输出逻辑信号,以控制驱动电路;关闭模块,用于在接收到关闭信号时,关闭电平移位芯片本发明的电平移位电路及液晶显示面板通过在逻辑信号的接收时序错误时关闭电平移位芯片,有效避免了液晶显示面板被破坏,提高了液晶显示面板的安全性。
  • 电平移位电路液晶显示面板
  • [发明专利]图像显示设备和图像显示面板-CN200410007422.8无效
  • 原野环 - 索尼株式会社
  • 2004-01-21 - 2004-10-27 - G09G3/36
  • 一种图像显示设备和一种图像显示面板,具有调整视频信号的采样时序的高准确度,并且能够防止恒定的无用功率损耗,包含一个时序检测电路,用于生成一个时序检测信号,每当开关电路发送视频信号时,该时序检测信号从第一电平改变为第二电平其中该开关电路连接到由在每一列中的像素共享的每条数据线,并且该时序检测电路在时序检测信号的输出端包含:一个用于与开关电路的视频信号发送操作同步地在第一电平侧闭合电流通路的装置(例如,PMOS),和一个用于与开关电路的视频信号发送操作同步地在第二电平侧断开电流通路的装置
  • 图像显示设备面板
  • [发明专利]时序译码器-CN201611004732.3有效
  • 屈云豪;任立红;丁永生 - 东华大学
  • 2016-11-15 - 2019-11-08 - H03K19/20
  • 本发明涉及一种时序译码器,该时序译码器由一输入时序译码器和首达模块串联和并联组成,首达模块为耦合控制电路,包括一路片选信号输入和至少两路时序信号输入,每路时序信号输入都主要由非门、三输入与门和二输入或门组成,每路信号的输出都受到所有输入端的影响,单路输入也同样影响每一路信号的输出,串联是指不同输入信号路数的首达模块按照输入信号路数的数值大小顺序连接,并联是指相同输入信号路数的首达模块并列地连接在不同的串联电路中,相同输入信号路数的首达模块两端的首达模块的输入信号路数分别相同。本发明的时序译码器在相等输入信号路数的情况下,能够显著提升译码能力,得到更多的输出信号线数,同时可以加快数据传输速度。
  • 时序译码器

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