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[发明专利]用于柔性RAM加载的方法和装置-CN202310055793.6在审
发明人： G·索尔西亚 -专利权人：意法半导体股份有限公司
申请日： 2023-01-16 - 公布日： 2023-07-21 - 主分类号： G06F11/22 文献下载
摘要：一种包括移位寄存器的柔性RAM加载器，该移位寄存器包括与串行数据输入端耦合的第一数据区段以及与第一并行数据输入端选择性地耦合的第二数据区段。该移位寄存器被配置为当第二数据区段与第一并行数据输入端解耦时，将数据从串行数据输入端串行加载到第一数据区段和第二数据区段，并且当第二数据区段与第一并行数据输入端耦合时，被配置为将数据从串行数据输入端并行加载到第一数据区段并将数据从第一并行数据输入端并行加载到第二数据区段该柔性RAM加载器还包括测试寄存器，该测试寄存器包括用于将第二数据区段与第一并行数据输入端耦合的选择位。
用于柔性 ram 加载方法装置

[发明专利]一种用于串行接口的并行数据位宽变换电路-CN201910243521.2有效
发明人：王自强;李貌;张春;王志华 -专利权人：清华大学
申请日： 2019-03-28 - 公布日： 2020-10-27 - 主分类号： G06F13/40 文献下载
摘要：一种用于串行接口的并行数据位宽变换电路，包括发射端并行数据位宽变换电路和接收端并行数据位宽变换电路。在高速串行接口发射端，数据源根据要求输入10/20/40位的并行数据，经过发射端并行数据位宽变换电路，输出40位的并行数据，供实现并串转换功能的发射机使用。在高速串行接口接收端，实现串并转换功能的接收机恢复出40位的并行数据，经过接收端并行数据位宽变换电路，根据要求输出10/20/40位并行数据，供信号处理电路使用。该并行数据位宽变换电路结构简单，延时较小，易于实现。
一种用于串行接口并行数据变换电路

[实用新型]一种并行数据转SSI串行输出系统-CN202222992601.8有效
发明人：周传煌;江从茂;印凯;袁雅晶;张志浩 -专利权人：武汉华之洋科技有限公司
申请日： 2022-11-10 - 公布日： 2023-03-21 - 主分类号： G06F13/38 文献下载
摘要：本实用新型公开了一种并行数据转SSI串行输出系统，涉及数据采集与传送领域，包括并行数据输入模块、SSI串行信号转换输出模块和电源模块；并行数据输入模块的信号输入端与外部并行数据源电性连接，并行数据输入模块的信号输出端与SSI串行信号转换输出模块的信号输入端电性连接；电源模块与SSI串行信号转换输出模块电性连接，电源模块用于对SSI串行信号转换输出模块进行供电；SSI串行信号转换输出模块内部集成有MCU电路、DC‑DC本实用新型的优点在于：提出一种并行数据转SSI串行输出系统，模块可实现接收多路开关并行信号，并将多路开关并行信号通过一路串行信号输出，大大减小输出节点数，可实现小型化设计需求，具有极大地应用前景。
一种并行数据 ssi 串行输出系统

[发明专利]并行时分多路数据流与各个串行数据流互换方法及转换器-CN94108303.9无效
发明人：迈克尔·詹姆斯·图尔 -专利权人：阿尔卡塔尔有限公司
申请日： 1994-07-13 - 公布日： 1995-06-28 - 主分类号： H04L5/22 文献下载
摘要：将一个并行时分多路数据流转换为各个串行数据流的方法，其中各个并行数据字并行写入并从多个缓冲区中串行读出，每个并行数据字同时送到所有缓冲区的并行输入端，对于每个数据字，仅允许一个缓冲区输入。将两个或多个单个串行数据流转换为单个并行时分多路数据流的方法，每个串行数据流具有一个缓冲区，能够串行写入并行读出，在输出端所有缓冲区是并连的。
并行时分路数各个串行数据流互换方法转换器

[发明专利]感热头驱动集成电路、及使用它的感热头驱动电路及感热头-CN93102547.8无效
发明人：石岛道夫;酒井正人;福田满彦 -专利权人：罗姆公司
申请日： 1993-03-11 - 公布日： 2001-11-07 - 主分类号： B41J2/355 文献下载
摘要：在一个感热头驱动集成电路中，输入的串行数据被一个移位寄存器转换成并行数据。求出所得到的并行数据与一个选通信号的“与”，并根据这些“与”来驱动晶体管。一个输入选择电路根据从选择信号输入端输入的值来确定串／并行转换定时与晶体管驱动定时。串／并行转换定时与晶体管驱动定时总是互相不同的，从而消除了用于锁存并行数据的锁存电路。选择信号输入端是有选择地上拉／下拉的。$＃!
感热头驱动集成电路使用电路

[发明专利]并行数据输出方法及装置-CN201710331166.5有效
发明人：邵东瑞;袁成林 -专利权人：东软医疗系统股份有限公司
申请日： 2017-05-11 - 公布日： 2020-08-07 - 主分类号： G06F13/38 文献下载
摘要：本申请提供一种并行数据输出方法及装置，其中，并行数据输出方法包括：接收串行数据和频率随着串行数据的输入频率的变化而变化的并行数据标识时钟；将串行数据转换为并行输出数据；及根据并行数据标识时钟，输出该并行输出数据通过本申请实施例提供的并行数据输出方法及装置，可以提高串行数据输入频率发生变化时的数据输出的准确度。
并行数据输出方法装置

[发明专利]噪声消除电路以及数据传输电路-CN201880036737.5有效
发明人：船桥正美;加藤秀司;新名亮规 -专利权人：新唐科技日本株式会社
申请日： 2018-04-17 - 公布日： 2023-01-31 - 主分类号： H03K17/16 文献下载
摘要：噪声消除电路(110)具备：第1并行串行变换电路(21)，将所输入的2N位并行数据变换为串行数据；反转电路(20)，使所输入的2N位并行数据的奇数位以及偶数位中的某一方反转；第2并行串行变换电路(22)，将反转电路(20)输出的并行数据、和所输入的2N位的并行数据的奇数位以及偶数位中的某另一方的没有反转的并行数据变换为串行数据；第1缓冲器(23)，被输入第1并行串行变换电路(21)的输出数据；以及第2缓冲器(24)，被输入第2并行串行变换电路(22)的输出数据。
噪声消除电路以及数据传输

[发明专利]一种FPGA中多功能硬件专用乘法器及FPGA芯片-CN201610083088.7有效
发明人：何轲 -专利权人：京微雅格（北京）科技有限公司
申请日： 2016-02-06 - 公布日： 2020-06-30 - 主分类号： G06F7/53 文献下载
摘要：本发明涉及一种FPGA中多功能硬件专用乘法器，该乘法器中，前加法器的输入端接收FPGA芯片的第一串并行数据，其输出端与乘法计算单元的输入端相连；乘法计算单元的输出端与后加法器的第一输入端相连；数据选择器的输入端接收FPGA芯片的第一串并行数据，其输出端与后加法器的第二输入端相连；进位控制器的输入端接收FPGA芯片的第一串并行数据，其输出端与后加法器的第三输入端相连；后加法器一个输出端输出第二串并行数据，其另一个输出端与数据匹配比较器的一个输入端相连；数据匹配比较器的另一个输入端接收FPGA芯片的第一串并行数据。本发明的乘法器能够实现高速、高性能的乘法运算，实现滤波器设计、数据比较，尤其是大位宽数据的乘法和比较的功能。
一种 fpga 多功能硬件专用乘法器芯片

[发明专利]一种基于大带宽网络的低延时并行数据处理系统及方法-CN202310466794.X有效
发明人：林福忠 -专利权人：福州慧林网络科技有限公司
申请日： 2023-04-27 - 公布日： 2023-10-10 - 主分类号： G06F9/48 文献下载
摘要：本发明公开了一种基于大带宽网络的低延时并行数据处理系统及方法，属于计算机数据处理技术领域。该系统包括数据调控模块、线程分析调节模块、智慧分组模块、并行数据任务分配模块和反馈模块；所述数据调控模块的输出端与所述线程分析调节模块的输入端相连接；所述线程分析调节模块的输出端与所述智慧分组模块的输入端相连接；所述智慧分组模块的输出端与所述并行数据任务分配模块的输入端相连接；所述并行数据任务分配模块的输出端与所述反馈模块的输入端相连接；所述反馈模块的输出端与管理员端口和线程分析调节模块的输入端相连接。本发明能够实现在大带宽网络下的并行数据处理，选择最优任务分配机制，保障延时性能。
一种基于带宽网络延时并行数据处理系统方法

[发明专利]串化器和解串器-CN202011242421.7在审
发明人：马艳 -专利权人：牛芯半导体（深圳）有限公司
申请日： 2020-11-09 - 公布日： 2021-01-12 - 主分类号： H03M9/00 文献下载
摘要：本申请涉及一种串化器和解串器，该串化器包括第一控制模块，用于输出第一数据载入控制信号以及第一使能控制信号；多个第一延时模块，第一延时模块用于对输入的并行数据进行延时处理输出串行数据，第一延时模块包括第一控制输入端、第二控制输入端、第一数据输入端、第二数据输入端以及第一数据输出端，多个第一延时模块依次串联；第一控制输入端接入第一数据载入控制信号，第二控制输入端接入第一使能控制信号，第一数据输入端接入并行数据标志位信号或一位并行数据本申请提供的技术方案实现了在降低功耗的同时，还能实现较高传输速率的串行数据传输。
串化器和解

[实用新型]串化器和解串器-CN202022573417.0有效
发明人：马艳 -专利权人：牛芯半导体（深圳）有限公司
申请日： 2020-11-09 - 公布日： 2021-06-08 - 主分类号： H03M9/00 文献下载
摘要：本实用新型提供了一种串化器和解串器，该串化器包括第一控制模块，用于输出第一数据载入控制信号以及第一使能控制信号；多个第一延时模块，第一延时模块用于对输入的并行数据进行延时处理输出串行数据，第一延时模块包括第一控制输入端、第二控制输入端、第一数据输入端、第二数据输入端以及第一数据输出端，多个第一延时模块依次串联；第一控制输入端接入第一数据载入控制信号，第二控制输入端接入第一使能控制信号，第一数据输入端接入并行数据标志位信号或一位并行数据本实用新型提供的技术方案实现了在降低功耗的同时，还能实现较高传输速率的串行数据传输。
串化器和解

[发明专利]高速数据转接板电路-CN201610068741.2在审
发明人：沈亚勇;王旭光 -专利权人：苏州傲科创信息技术有限公司
申请日： 2016-02-01 - 公布日： 2016-07-06 - 主分类号： G06F13/38 文献下载
摘要：本发明涉及一种高速数据转接板电路，为了解决解决高速串行数据和高速并行数据之间的相互转换而设计。本发明高速数据转接板电路，包括FPGA核心控制器、与所述FPGA核心控制器连接的串行输入模块、并行输入模块、串行数据输出端、并行数据输出端，所述FPGA核心控制器进行数据输入端口的选择，数据通路的处理及输出端口的配置本发明高速数据转接板电路，所有的功能都集成到一块单板上面，并能通过软件编程来选择本次转换是要实现那种数据转换。
高速数据转接电路

[发明专利]串行/并行转换电路、液晶显示驱动电路-CN200810080730.1有效
发明人：山形嘉之;德永哲也;大泽康夫;后藤贤介 -专利权人：三洋电机株式会社;三洋半导体株式会社
申请日： 2008-02-18 - 公布日： 2008-09-10 - 主分类号： H03M9/00 文献下载
摘要：本发明提供一种串行/并行转换电路，具有：m位的串行数据保持部，在传输期间内，输入将输入位数设定成m位或比m位小的n位的串行数据、和与所述串行数据同步的串行时钟，移位并且保持所述串行数据；识别所述输入位数是m位或n位的输入方式识别部；和并行数据生成部，在所述输入位数是m位时，输出所述串行数据保持部中保持的m位数据作为第1并行数据，在所述输入位数是n位时，输出对所述串行数据保持部中保持的n位附加了规定的m－n位的m位数据作为第2并行数据。本发明可处理不同输入位数的串行数据。
串行并行转换电路液晶显示驱动

[发明专利]一种并行数字视频信号的压缩传输装置和方法-CN201210528964.4无效
发明人：张孝峥;杜宏;王晓峰;倪菊艳;王英胜;郭伟;刘淑云;秦叔敏;陈晚如;洪汀;张鹏;李丽丹;刘倩;王永山;姜哲 -专利权人：中国北方车辆研究所
申请日： 2012-12-04 - 公布日： 2013-04-10 - 主分类号： H04N7/26 文献下载
摘要：本发明提供一种并行数字视频信号的压缩传输装置以及传输方法，在数据串化器、数据解串器低频输入时钟受限下，传输低频数字视频并行数据。在本发明提供的并行数字视频信号的压缩传输装置与传输方法中，将并行视频数据的时钟通过所述第一可编程逻辑器件中的第一锁相环进行倍频，以满足数据串化器最低输入频率；通过数据串化器将并行数据压缩成高速串行数据进行传输，接收端通过数据解串器将串行数据解压缩成并行数据输入给第二可编程逻辑器件，通过第二可编程逻辑器件中的第二锁相环将解调时钟进行降频还原处理成原始时钟，同数据一起输出给显示装置。
一种并行数字视频信号压缩传输装置方法

[发明专利]存储器装置并行化器-CN201880076986.7有效
发明人： D·B·彭妮 -专利权人：美光科技公司
申请日： 2018-10-15 - 公布日： 2021-03-12 - 主分类号： G11C7/10 文献下载
摘要：存储器装置(10)和用于控制所述存储器装置(10)的方法包含所述存储器装置(10)的输入缓冲器(18)，所述输入缓冲器(18)从所述存储器装置(10)外部接收输入数据并输出串行数据；串行移位寄存器(90)，其移入所述串行数据并将所述串行数据作为并行数据以并行格式输出；并行寄存器(96)，其从串行移位寄存器(90)接收所述并行数据并直接从所述输入缓冲器(18)接收缓冲数据，所述并行寄存器(96)将所述并行数据和所述缓冲数据传递到数据写入总线，以存储在所述存储器装置(10)的存储体中；串行到并行转换电路系统(92)，其控制从所述串行移位寄存器(90)和所述输入缓冲器(18)加载所述并行寄存器(96)，所述串行到并行转换电路系统(92)利用第一加载信号将所述缓冲数据加载到所述并行寄存器(96)中并利用第二加载信号将所述并行数据加载到所述并行寄存器(96)中。
存储器装置并行

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