“单精度浮点数”专利关键词查询_检索下载_查询列表_检索列表_行业专利分布_钻瓜专利网

钻瓜专利网为您找到相关结果1050203个，建议您升级VIP下载更多相关专利

[发明专利]一种乘加计算装置及浮点乘加计算方法-CN201710322694.4有效
发明人：汪东升;高原;刘振宇 -专利权人：清华大学
申请日： 2017-05-09 - 公布日： 2020-10-27 - 主分类号： G06F7/544 文献下载
摘要：本发明实施例提供一种乘加计算装置及浮点乘加计算方法。乘加计算装置包括至少两个浮点部分乘法器和一个多输入加法器，浮点部分乘法器由符号位异或电路、尾数乘法器和指数加法器组成，浮点部分乘法器接收归一化浮点数并进行乘法计算输出非归一化浮点数，加法器接收非归一化浮点数并将输入的非归一化浮点数累加并输出归一化浮点数通过设置浮点部分乘法器只包括符号位异或电路、尾数乘法器和指数加法器不包括归一化模块，接收归一化浮点数进过乘法运算之后输出非归一化浮点数由加法器进行加法运算并输出归一化浮点数，从硬件电路方面对乘加计算装置进行了优化并提高了乘加计算装置的运算效率
一种计算装置浮点计算方法

[发明专利]硬件加速电路、微控制芯片及系统-CN201910688892.1有效
发明人：李瀛台;刘伦才;刘凡;杨陆;胡珂流;王津丰;黄琨 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2019-07-29 - 公布日： 2021-04-23 - 主分类号： G06F7/57 文献下载
摘要：本发明提供一种硬件加速电路、微控制芯片及系统，适用于降低数模转换器因校正所产生的延迟时间，该电路包括：定点整数转浮点数单元，用于将数模转换器初始输入的定点整数转换为浮点数；多个首尾依次相连的浮点乘加器，用于根据校正算法选择相应个数的浮点乘加运算单元进行计算得到数模转换器的校正浮点数；浮点数转定点整数单元，用于将数模转换器的校正浮点数转换为校正定点整数。本发明根据校正算法选择相应数目的浮点乘加器参与运算，多次采用浮点乘加器实现多项式计算根据数模转换器的初始输入浮点数得到数模转换器的校正浮点数，将该浮点数转为数模转换器的校正定点整数；利用浮点乘加器有效降低了计算延迟
硬件加速电路控制芯片系统

[发明专利]高效双路径浮点算术运算符-CN202111246484.4在审
发明人： M·朗哈默尔;T·德雷恩 -专利权人：英特尔公司
申请日： 2021-10-26 - 公布日： 2022-06-28 - 主分类号： G06F7/485 文献下载
摘要：一种与对浮点数执行算术运算相关的系统和方法。浮点算术电路被配置为接收两个浮点数。浮点算术电路包括第一路径，该第一路径被配置为至少部分地基于两个浮点数之间的大小的差来对两个浮点数执行第一运算。浮点算术电路包括第二路径，该第二路径被配置为至少部分地基于两个浮点数之间的大小的差来对两个浮点数执行第二运算。在浮点算术电路中接收到浮点数之后，第一路径和第二路径彼此分开，然后在用于第一运算和第二运算的共享加法器上汇合。
高效路径浮点算术运算

[发明专利]一种基于POSIT浮点数格式的参数化加减法运算电路-CN202011601975.1有效
发明人：廖琳;谭洪舟 -专利权人：中山大学
申请日： 2020-12-29 - 公布日： 2023-07-14 - 主分类号： G06F7/575 文献下载
摘要：本发明提供的一种基于POSIT浮点数格式的参数化加减法运算电路，涉及计算机技术领域，通过数据输入单元、译码单元、scale确定单元、尾数处理单元、MSB单元、结果编码单元、结果选择输出单元构建一种基于POSIT浮点数格式的参数化加减法运算电路，舍弃了原本的IEEE 754浮点计算格式，采用了新的POSIT浮点数据格式进行加减法运算，该格式对于浮点数的表示方法更加灵活简单，基于POSIT格式的加减法运算更好的节省了硬件平台计算时的硬件资源，且在相同位宽的情况下，可以提高运算精度。
一种基于 posit 浮点格式参数加减法运算电路

[发明专利]数据处理集成电路、数据处理方法和机器可读存储介质-CN202310591673.8在审
发明人：请求不公布姓名 -专利权人：上海壁仞智能科技有限公司
申请日： 2023-05-24 - 公布日： 2023-07-28 - 主分类号： G06F7/483 文献下载
摘要：运算核在进行非标准浮点数操作前先进行第一类型转换操作，以将非标准浮点数操作的输入浮点数的数据类型从第一数据类型转换为适用于非标准浮点数操作的第一非标准浮点数类型。运算核在非标准浮点数操作后进行第二类型转换操作，以将非标准浮点数操作的输出浮点数的数据类型从第二非标准浮点数类型转换为适用于后续操作的第二数据类型。
数据处理集成电路方法机器可读存储介质

[发明专利]浮点数处理装置、浮点数加法装置及浮点数处理方法-CN202011177522.0有效
发明人：姚涛 -专利权人：海光信息技术股份有限公司
申请日： 2020-10-28 - 公布日： 2021-06-01 - 主分类号： G06F7/485 文献下载
摘要：本申请提供一种浮点数处理装置、浮点数加法装置及浮点数处理方法，该浮点数处理装置中：阶码差值运算子单元用于在目标浮点数的隐含整数位为1时，计算目标阶码与带偏阶的阶码的阶码差值；对阶移位器用于根据阶码差值对目标浮点数的隐含整数位和尾数进行右移，将输出结果发送给第一反相器；第一反相器用于根据目标浮点数的符号位，对对阶移位器的输出结果进行与符号位对应的处理，将处理结果发送给CSA压缩阵列；使CSA压缩阵列以及加法器对符号位的加和、多个浮点数处理单元输出的处理结果进行处理本申请通过计算每个浮点数的带偏阶的阶码与目标阶码的差得到阶码差值，并根据该阶码差值进行运算，与现有技术相比，节省了计算的时间。
浮点处理装置加法方法

[发明专利]以浮点数据类型计算2的乘方的快速方法-CN200580004907.4有效
发明人： J·T·库尔尼克 -专利权人：通用汽车公司
申请日： 2005-02-17 - 公布日： 2008-03-12 - 主分类号： G06F7/38 文献下载
摘要：一种计算系统适合于计算浮点数据类型的指数部分并且最好用于在支持联合声明功能和左移功能的计算机语言处理环境中计算2的乘方。因此，输入端接收指数值，偏移应用模块根据浮点数据类型的选定精度偏移指数值。此外，存储模块把指数值存储在具有由选定精度确定的大小的存储变量中。此外，左移应用模块将指数值左移由选定精度确定的位数。最后，输出端把存储变量以具有选定精度的浮点数据类型的形式返回。
浮点数据类型计算乘方快速方法

[发明专利]一种数据处理方法、装置及电子设备-CN202211252697.2有效
发明人：陈智隆;陈琨;郎鹏 -专利权人：华控清交信息科技（北京）有限公司
申请日： 2022-10-13 - 公布日： 2023-01-10 - 主分类号： G06F7/499 文献下载
摘要：本申请公开了一种数据处理方法、装置及电子设备，涉及多方安全计算技术领域和隐私计算技术领域，包括：获取待计算的定点数和浮点数；计算该定点数的有效数字个数；基于该有效数字个数，确定标准放缩比例；当该浮点数小于标准放缩比例时，按照标准放缩比例，采用放缩法计算该定点数与该浮点数的乘积；当该浮点数不小于标准放缩比例时，将小于标准放缩比例的比例作为放缩比例，采用放缩法计算该定点数与该浮点数的乘积。采用本方案，提高了计算定点数与浮点数的乘积的计算效率。
一种数据处理方法装置电子设备

[发明专利]浮点数运算方法、装置及存储介质-CN201811105891.1有效
发明人：刘歆宁 -专利权人：东软集团股份有限公司
申请日： 2018-09-21 - 公布日： 2021-03-05 - 主分类号： G06F7/575 文献下载
摘要：本申请提供一种浮点数运算方法、装置及存储介质，其中，该方法包括：将获取到的待计算浮点数转换成像素值，将该像素值拷贝到GPU中进行像素运算得到运算结果，将该运算结果转换成浮点数进行输出。该技术方案，将CPU中的浮点数运算转换成GPU中的像素值运算，不仅提高了浮点数的运算效率，而且降低了占用的CPU资源，避免了大量浮点数运算对计算机设备内部其他移动应用及业务逻辑运行效率的影响。
浮点运算方法装置存储介质

[发明专利]用于将大约为一的浮点值相乘的指令的装置、方法和系统-CN202010997353.9在审
发明人： M·埃尔马拉基;E·乌尔德-阿迈德-瓦尔 -专利权人：英特尔公司
申请日： 2020-09-21 - 公布日： 2021-06-18 - 主分类号： G06F9/30 文献下载
摘要：描述了涉及用于将大约为一的浮点值相乘的指令的系统、方法和装置。在一个实施例中，硬件处理器包括：解码器，用于将单个指令解码，单个指令具有第一字段、第二字段、以及第三字段；以及执行电路，用于执行经解码的单个指令，以：引起第一比较，引起第二比较，当第一比较指示第一浮点数的指数不超过大约为一阈值并且第二比较指示第二浮点数的指数不超过大约为一阈值时，提供第一浮点数作为结果，当第一比较指示第一浮点数的指数不超过大约为一阈值时，提供第二浮点数作为结果，以及当第一比较指示第一浮点数的指数超过大约为一阈值并且第二比较指示第二浮点数的指数超过大约为一阈值时，提供第一浮点数与第二浮点数的乘法的乘积作为结果。
用于大约浮点相乘指令装置方法系统

[发明专利]基于FPGA的双精度混沌信号发生器-CN201210009631.0有效
发明人：向菲;陈曦;何谷慧;宋潇;栗素娟 -专利权人：河南科技大学
申请日： 2012-01-13 - 公布日： 2013-05-01 - 主分类号： H04L9/00 文献下载
摘要：基于FPGA的双精度混沌信号发生器，采用两条并行的运算支路完成三路信号的运算，其中一条支路以分时段工作的方式完成两路信号的运算，另一条支路完成另一路信号的运算；信号发生器包括时序控制单元、数据选择单元、数据存储单元和两个浮点数运算单元，两个浮点数运算单元构成两条并行的运算支路，信号发生器为个单元模块提供状态控制信号；每个浮点数运算单元中都设有一个数据分配单元、一个浮点数加法器、一个浮点数乘法器和一个具有数据分配的功能的存储单元
基于 fpga 精度混沌信号发生器

[发明专利]一种保留浮点数格式的加密方法及装置-CN202210019167.7在审
发明人：程朝辉;刘赵新;李超 -专利权人：深圳奥联信息安全技术有限公司
申请日： 2022-01-10 - 公布日： 2022-02-11 - 主分类号： G06F21/60 文献下载
摘要：本发明涉及数据加密保护技术，提供一种保留浮点数格式的加密方法。本公开提供的一种保留浮点数格式的加密方法，包括：获取浮点数的需加密区；获取所述需加密区的第一数值；对所述第一数值执行加密操作，得到初始密文；将所述初始密文替换所述需加密区中预设位置的数据，得到最终密文。本公开还涉及一种保留浮点数格式的加密装置、一种电子设备和一种计算机可读存储介质。通过本公开提供的保留浮点数格式的加密方法加密后的密文仍然为浮点数，并支持进一步对加密后的浮点数据需要的数值运算。
一种保留浮点格式加密方法装置

[发明专利]用于映射数学有限浮点数的系统和方法-CN200580046639.2无效
发明人：罗伯特·S·霍华德 -专利权人：罗伯特·S·霍华德
申请日： 2005-11-17 - 公布日： 2008-02-27 - 主分类号： G06F15/00 文献下载
摘要：将浮点数编码成二进制串。通过对二进制串的从左到右比较来确定浮点数的相对大小。如果浮点数为负，则取浮点数的绝对值。然后对所得到的二进制串转换取补数。如果浮点数为0，则为二进制串赋值。在另一个方面，浮点数编码成具有作为浮点数的尾数和指数的函数的长度的二进制串。
用于映射数学有限浮点系统方法

[发明专利]一种神经网络加速器-CN202011494285.0在审
发明人：程文韶;邹尔博;孙钢波;徐寅;王洪 -专利权人：华中光电技术研究所（中国船舶重工集团公司第七一七研究所）
申请日： 2020-12-16 - 公布日： 2021-03-23 - 主分类号： G06N3/063 文献下载
摘要：本发明提供一种神经网络加速器，包括：整数转定点数模块、浮点数转定点数模块、定点数转浮点数模块、输入特征图缓存、权重缓存、输出特征图缓存、核心计算模块和控制模块。该神经网络加速器能够适配任意大小输入特征图，不需要对输入特征图进行填充，节省运算时间，将输入特征图整数及浮点数转换为定点数的时间，可节省数据格式转换的时间，输出特征图缓存后增加定点数转浮点数模块将定点数转换为浮点数，通过DMA转换为浮点数，方便CPU进行运算，并可以提高加速器运算效率。
一种神经网络加速器

[发明专利]基于异步控制的浮点数加法器和浮点数的相加方法-CN201811178251.3在审
发明人：何安平;李鹏飞;李双强 -专利权人：何安平;李鹏飞;李双强
申请日： 2018-11-01 - 公布日： 2019-02-15 - 主分类号： G06F7/485 文献下载
摘要：本发明涉及一种基于异步控制的浮点数加法器和浮点数相加方法，该加法器包括:对接移位模块、加法模块、规格化移位模块和多个异步控制模块；其中，对接移位模块用于对多个浮点数进行预处理，以使得多个浮点数的阶码相同；加法模块用于对经过对接移位模块预处理的多个浮点数的小数部分进行相加，以得到初始计算结果；规格化移位模块用于对初始计算结果进行移位，以得到规格化的最终计算结果；多个异步控制模块分别对应连接对接移位模块、本发明的浮点数加法器能够有效地降低浮点数加法器的运行功耗，并极大的提升了浮点数加法器的运算速度。
浮点数移位模块加法器规格化加法模块相加预处理异步控制模块异步控制运行功耗小数有效地移位阶码运算