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- [发明专利]时钟信号倍频电路-CN201910466381.5有效
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赵国璧;赖玠玮
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展讯通信（上海）有限公司
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2019-05-31
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2022-09-30
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H03K5/15
- 一种时钟信号倍频电路，包括：N条支路以及N倍频电路，各支路结构相同，每一个支路均包括一个缓冲器、与缓冲器耦接的一个2倍频电路，2倍频电路适于对输入的参考时钟信号进行2倍频得到2倍频参考时钟信号；N倍频电路包括：分别与N个2倍频电路一一对应耦接的N个第二校准延迟电路，第二校准延迟电路适于对输入的2倍频参考时钟信号进行时钟延迟，得到时钟延迟后的2倍频参考时钟信号；N通路相位组合电路适于对N个第二校准延迟电路输出的N个时钟延迟后的2倍频的参考时钟信号进行相位组合，得到2N倍频的参考时钟信号。采用上述方案，能够在兼顾成本的同时，提高对多倍频参考时钟信号的相位噪声的优化程度。
- 时钟信号倍频电路
- [实用新型]一种时钟网络结构-CN202023074546.1有效
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张陈兰;黄平;何梓明;杨洋;陈宏
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无锡华大国奇科技有限公司
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2020-12-18
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2021-07-20
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G06F30/396
- 本实用新型公开一种时钟网络结构，其包括分频电路、时钟树和若干个倍频电路，其中时钟树分别与分频电路和各倍频电路相连；所述分频电路，用于接收来自时钟源的初始时钟信号，并对所述初始时钟信号进行分频，将所得分频信号发送至时钟树；所述倍频电路，用于接收时钟树输出的输出信号，并对所述输出信号进行倍频，输出倍频信号，所述倍频信号与所述初始时钟信号的频率一致。本实用新型通过分频电路降低时钟树的时钟源头的时钟频率，从而降低整个时钟树工作的时钟频率，有效减少时钟树的功耗；然后再通过在时钟树分枝末端添加倍频电路，从而还原时钟频率，保证本实用新型中时钟网络结构所在的芯片的正常工作
- 一种时钟网络结构
- [发明专利]一种四倍频电路-CN202110534287.6在审
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刘俊;路超
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翱捷科技股份有限公司
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2021-05-17
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2021-09-07
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H03L7/18
- 本申请公开了一种四倍频电路，包括如下部分。时钟源，用来提供第一时钟信号CK1。占空比校正模块，用来对第一时钟信号的占空比进行校正，输出具有精确的50%的占空比的第二时钟信号。两倍频器一，用来根据第二时钟信号生成两倍频中间信号；所述两倍频器一中包含锁相电路一，用来生成相对第二时钟信号相移90度的第四时钟信号以及相对第二时钟信号相移180度的第七时钟信号；第四时钟信号用来生成50%占空比的两倍频中间信号；第七时钟信号用来提供给占空比校正模块以校正第二时钟信号的占空比。两倍频器二，用来根据两倍频中间信号生成四倍频输出信号。本申请输出的四倍频信号具有第杂散、低噪声的特点。
- 一种倍频电路
- [发明专利]时钟生成电路、记录装置和时钟生成方法-CN200810127630.X无效
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佐野达史
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索尼株式会社
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2008-07-02
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2009-01-07
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G11B27/24
- 本发明提供了一种时钟生成电路、记录装置和时钟生成方法，其中，该时钟生成电路使特定频率的输入信号乘以特定倍频因子并生成输出时钟信号。该时钟生成电路包括：PLL电路，对输入信号进行倍频并生成输出时钟信号；以及校正电路，改变PLL电路的倍频因子。校正电路通过增大或减小特定倍频因子来改变PLL电路的倍频因子，该改变仅在每个校正周期的校正间隔期间执行，校正周期大于输入信号的一个周期，以及改变被执行以使在与输入信号同步的输入同步信号和与输出时钟信号同步的输出同步信号之间的时间差减小PLL电路在校正间隔期间使输入信号乘以改变后的倍频因子。
- 时钟生成电路记录装置方法
- [发明专利]一种时钟倍频电路-CN201210074411.6有效
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石道林
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国民技术股份有限公司
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2012-03-20
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2018-04-13
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H03K5/135
- 本发明公开一种时钟倍频电路，该时钟倍频电路包括第一延迟单元、第一运算单元和反馈控制单元，其中，第一延迟单元在所述反馈控制单元的控制下将外部输入的时钟信号进行延迟处理，得到并输出延迟时钟信号；第一运算单元根据外部输入的时钟信号和所述第一延迟单元输出的延迟时钟信号进行逻辑运算，得到并输出倍频时钟信号；反馈控制单元根据所述第一运算单元输出的倍频时钟信号控制所述第一延迟单元的延迟处理。本发明通过以上技术方案，提供一种更加完善的时钟倍频电路。
- 一种时钟倍频电路
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