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[发明专利]一种基于忆阻器的逻辑门电路-CN201210234665.X无效
发明人：余国生;陈进才;周功业 -专利权人：华中科技大学
申请日： 2012-07-09 - 公布日： 2012-12-05 - 主分类号： H03K19/173 文献下载
摘要：本发明公开了一种基于忆阻器的逻辑门电路；与门电路包括第一忆阻器、第二忆阻器、第三忆阻器、单向导通元件和第一电阻；第一忆阻器的输入端作为与门电路的第一输入端，第二忆阻器的输入端作为与门电路的第二输入端；第三忆阻器的输出端作为与门电路的输出端或门电路包括第四忆阻器、第五忆阻器和第二电阻；第四忆阻器的输入端作为或门电路的第一输入端，第五忆阻器的输入端作为或门电路的第二输入端；第二电阻的一端与第四忆阻器的输出端和第五忆阻器的输出端连接，第二电阻的另一端作为或门电路的输出端非门电路包括第六忆阻器、第七忆阻器、三态门和第三电阻；第六忆阻器的输入端作为非门电路的输入端；第七忆阻器的输出端作为非门电路的输出端。
一种基于忆阻器逻辑门电路

[发明专利]基于忆阻器的三值数字逻辑门电路-CN201911335581.3在审
发明人：王晓媛;周鹏飞 -专利权人：杭州电子科技大学
申请日： 2019-12-23 - 公布日： 2020-04-21 - 主分类号： G06F30/32 文献下载
摘要：本发明涉及一种三值数字逻辑门电路。它包括一个三值与门电路，一个三值或门电路，一个三值非门电路。三值与门电路由两个忆阻器构成。其中第一忆阻器M1负极作为第一输入端，第二忆阻器M2负极作为第二输入端。第一忆阻器M1的正极与第二忆阻器M2的正极相连，并作为输出端。三值或门电路由两个忆阻器构成。其中第三忆阻器M3正极作为第一输入端，第四忆阻器M4正极作为第二输入端。第三忆阻器M3的负极与第二忆阻器M4的负极相连，并作为输出端。三值非门电路由两个忆阻器和三个NMOS管构成。本发明结构清晰简单、易于实现，可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。
基于忆阻器数字逻辑门电路

[发明专利]一种可调衰减器-CN201711173542.9在审
发明人：井永成;尹军舰;李仲茂;慕福奇;邱昕;郭瑞 -专利权人：中国科学院微电子研究所
申请日： 2017-11-22 - 公布日： 2018-04-20 - 主分类号： H01P1/22 文献下载
摘要：本发明公开了一种可调衰减器，包括电压源，第一忆阻器通过第一开关组件与电压源连接；第二忆阻器通过第二开关组件与所述电压源连接；第三忆阻器，通过第三开关组件与电压源连接；脉冲控制电路，与第一开关组件、第二开关组件和第三开关组件连接，第一忆阻器的一端设置有信号源接入端，另一端设置有衰减信号输出端，第二忆阻器的一端连接于信号源接入端，第三忆阻器的一端连接于衰减信号输出端，第二忆阻器和第三忆阻器的另一端均接地；脉冲控制电路通过控制各个开关组件，改变电压源向各个忆阻器提供外加电压的时长和极性。通过本发明实现了使用单个衰减器网络达到衰减值可调的效果，因此减少了可调衰减器的占用面积，利于电路集成。
一种可调衰减器

[发明专利]一种新型三阶荷控忆阻器等效电路及忆阻器测试方法-CN202210555023.3有效
发明人：李新颖;孙绍泽;杨宗凯;李锦屏 -专利权人：兰州交通大学
申请日： 2022-05-19 - 公布日： 2023-04-28 - 主分类号： G11C13/00 文献下载
摘要：本发明提供一种新型三阶荷控忆阻器等效电路及忆阻器测试方法，具体涉及电力电子技术领域。所述新型三阶荷控忆阻器等效电路包括放大器、积分器、同相加法器、乘法器U4、乘法器U5、乘法器U6、电路输出端B、电路输出端C、电路输出端D；所述电路输出端B用于输出第一电压，所述第一电压用于确定三阶荷控忆阻器的三次非线性特征，所述电路输出端C用于输出第二电压，所述第二电压用于确定三阶荷控忆阻器的二次非线性特征，所述电路输出端D用于输出第三电压，所述第三电压用于确定三阶荷控忆阻器的伏安特性。本发明所述新型三阶荷控忆阻器等效电路可同时实现三种荷控忆阻器的伏安特性，能够广泛代替实际三阶荷控忆阻器进行实验测试和应用研究。
一种新型三阶荷控忆阻器等效电路忆阻器测试方法

[发明专利]一种基于忆阻器的单神经元PID控制器-CN201410154785.8有效
发明人：陆益民;梁倩倩;黄险峰 -专利权人：广西大学
申请日： 2014-04-17 - 公布日： 2016-11-30 - 主分类号： G05B11/42 文献下载
摘要：本发明公开了一种基于忆阻器的单神经元PID控制器，包括：第一忆阻器M₁、第二忆阻器M₂、第三忆阻器M₃以及求和电路；其中，所述第一忆阻器M₁、所述第二忆阻器M₂以及所述第三忆阻器M₃的一端分别与所述求和电路输入端连接。该控制器结构简单，参数能自动调整，控制精度高。
一种基于忆阻器神经元 pid 控制器

[发明专利]基于忆阻器的多比特存算一体存算单元及控制方法-CN202210460971.9在审
发明人：高润雄;段杰斌 -专利权人：深圳市金和思锐科技有限公司
申请日： 2022-04-28 - 公布日： 2022-09-06 - 主分类号： G11C13/00 文献下载
摘要：本发明公开了基于忆阻器的多比特存算一体存算单元及控制方法，该存算单元包括第一场效应管、第二场效应管、第三场效应管、第四场效应管、第五场效应管、第一忆阻器、第二忆阻器、第三忆阻器、第四忆阻器、第五忆阻器、第一偏置电流源、第二偏置电流源、第三偏置电流源和第四偏置电流源，其中，第一忆阻器、第二忆阻器、第三忆阻器、第四忆阻器和第五忆阻器依次串联，第一场效应管分别与第一忆阻器、第一输入电压端和第二输入电压端连接，第二场效应管分别与第一忆阻器和第二忆阻器的连接点、第一偏置电流源的正极连接，第二到第五场效应管的漏极共连并作为存算单元的输出端，实现了存算单元能够储存多个比特的权重和获得多个比特的乘加结果。
基于忆阻器比特一体单元控制方法

[发明专利]一种基于忆阻器的多进制加法运算电路-CN201610160051.X有效
发明人：李祎;王卓睿;周亚雄;缪向水 -专利权人：华中科技大学
申请日： 2016-03-21 - 公布日： 2019-01-04 - 主分类号： G06F7/50 文献下载
摘要：本发明公开了一种基于忆阻器的多进制加法运算电路，包括第一忆阻器、第二忆阻器、第三忆阻器、第一右旋逻辑门、第二右旋逻辑门、第一电压转换器和第二电压转换器；第一右旋逻辑门的输入端作为多进制加法运算电路的输入端，第一右旋逻辑门、第一电压转换器、第二右旋逻辑门和第二电压转换器依次连接，第一忆阻器的一端、第二忆阻器的一端和第三忆阻器的一端连接后作为多进制加法运算电路的输出端，第一忆阻器的另一端连接至第一右旋逻辑门的输入端，第二忆阻器的另一端连接至第一电压转换器与第二右旋逻辑门的连接端；第三忆阻器的另一端连接至第二电压转换器的输出端。本发明能够基于忆阻器所具有的多电阻状态转变并可以发生非易失性变化的特性实现多值逻辑运算。
一种基于忆阻器多进制加法运算电路及其操作方法

[发明专利]一种基于忆阻器和CMOS的异或门电路及多功能门电路-CN202210994103.9在审
发明人：姬超;张璐 -专利权人：山东云海国创云计算装备产业创新中心有限公司
申请日： 2022-08-18 - 公布日： 2022-11-11 - 主分类号： H03K19/21 文献下载
摘要：本发明提出了一种基于忆阻器和CMOS的异或门电路及多功能门电路，其中，异或门电路包括：负极相连的第一忆阻器的负极与第二忆阻器；正极相连的第三忆阻器的正极与第四忆阻器的；以及CMOS非门电路，CMOS非门电路包括漏极相连的NMOS和PMOS，NMOS和PMOS的公共栅极与第三忆阻器和第四忆阻器的公共端连接，PMOS的源极与第一忆阻器和第二忆阻器的公共端连接，NMOS的源极接地；由第一忆阻器和第二忆阻器组成的第一链路与由第三忆阻器和第四忆阻器组成的第二链路并联连接，第一链路和第二链路的两个并联公共端分别作为异或门电路的两个输入端；CMOS非门电路的公共漏极端作为异或门电路的输出端。本发明通过使用忆阻器替代部分晶体管的使用，大大降低了异或门电路的尺寸。
一种基于忆阻器 cmos 门电路多功能

[实用新型]一种基于忆阻器的单神经元PID控制器-CN201420187516.7有效
发明人：陆益民;梁倩倩;黄险峰 -专利权人：广西大学
申请日： 2014-04-17 - 公布日： 2014-10-29 - 主分类号： G05B11/42 文献下载
摘要：本实用新型公开了一种基于忆阻器的单神经元PID控制器，包括：第一忆阻器M₁、第二忆阻器M₂、第三忆阻器M₃以及求和电路；其中，所述第一忆阻器M₁、所述第二忆阻器M₂以及所述第三忆阻器M₃的一端分别与所述求和电路输入端连接。该控制器结构简单，参数能自动调整，控制精度高。
一种基于忆阻器神经元 pid 控制器

[发明专利]一种基于忆阻器的逻辑非门电路-CN201410359201.0有效
发明人：陈进才;余国生;周功业;缪向水;卢萍 -专利权人：华中科技大学
申请日： 2012-07-09 - 公布日： 2017-01-11 - 主分类号： H03K19/20 文献下载
摘要：本发明公开了一种基于忆阻器的逻辑非门电路；包括：第六忆阻器、第七忆阻器、三态门、第三电阻；所述第六忆阻器的输入端作为所述非门电路的输入端；所述第七忆阻器的输入端连接电源电压；所述三态门的使能端连接至所述第六忆阻器的输出端，所述三态门的输入端连接至所述第七忆阻器的输出端，所述三态门的输出端通过所述第三电阻接地；所述第七忆阻器的输出端作为所述非门电路的输出端。
一种基于忆阻器逻辑非门电路

[发明专利]一种基于二值忆阻器串并联的三值忆阻器构建方法-CN202111645442.8在审
发明人：王晓媛;李谱;黎小静 -专利权人：杭州电子科技大学
申请日： 2021-12-30 - 公布日： 2022-04-12 - 主分类号： G06F30/398 文献下载
摘要：本发明公开了一种基于二值忆阻器串并联的三值忆阻器构建方法。本发明通过对二值忆阻器模型的参数特性进行分析，发现两个二值忆阻器阻值状态发生转变的时间点不同会使串并联电路等效为三值忆阻器，而忆阻器的参数不同时或反向连接时都有可能使两个二值忆阻器的阻值状态发生改变的时间点不同因此可将二值忆阻器串并联电路分为以下六种分别构建三值忆阻器。本发明是基于二值忆阻器构建出三值忆阻器，相比于普通的三值忆阻器的构建方法，本发明使得三值忆阻器实物器件的实现具有更大的可能性。
一种基于二值忆阻器串并联三值忆阻器构建方法

[发明专利]一种三维忆阻器状态逻辑电路及或非逻辑实现方法-CN202011447242.7有效
发明人：马德胜;许诺;方粮 -专利权人：中国人民解放军国防科技大学
申请日： 2020-12-09 - 公布日： 2022-04-15 - 主分类号： G11C13/00 文献下载
摘要：本发明公开了一种三维忆阻器状态逻辑电路及或非逻辑实现方法，目的是解决阵列面积开销、中层间信息无法流动的问题。三维忆阻器状态逻辑电路由六个忆阻器和一个串联电阻组成；六个忆阻器和串联电阻均连接到一个公共节点CN；第一、第三、第五忆阻器的顶电极与CN相连，第二、第四、第六忆阻器的底电极与CN相连，串联电阻的一端与CN实现或非逻辑的方法是先确定输入忆阻器，对忆阻器进行初始化，然后确定输出忆阻器，采用三维忆阻器状态逻辑实现“或非”NOR逻辑。本发明逻辑输入和输出信息可以存储于相邻两层忆阻器阵列中，实现了层间的信息流动，节省了完成逻辑计算需要的面积开销。
一种三维忆阻器状态逻辑电路逻辑实现方法

[发明专利]一种三维忆阻器状态逻辑电路及或非或逻辑实现方法-CN202011445451.8有效
发明人：许诺;马德胜;方粮 -专利权人：中国人民解放军国防科技大学
申请日： 2020-12-09 - 公布日： 2022-04-15 - 主分类号： G11C13/00 文献下载
摘要：本发明公开了一种三维忆阻器状态逻辑电路及或非或逻辑实现方法，目的是解决阵列面积开销、中层间信息无法流动的问题。三维忆阻器状态逻辑电路由六个忆阻器和一个串联电阻组成；六个忆阻器和串联电阻均连接到一个公共节点CN；第一、第三、第五忆阻器的顶电极与CN相连，第二、第四、第六忆阻器的底电极与CN相连，串联电阻的一端与CN实现或非或逻辑的方法是先确定输入忆阻器，对忆阻器进行初始化，然后确定输出忆阻器并将输入信息Y'存储；然后根据选择的输出忆阻器用不同的方法采用三维忆阻器状态逻辑实现或非或逻辑。本发明逻辑输入和输出信息可以存储于相邻两层忆阻器阵列中，实现了层间的信息流动，节省了完成逻辑计算需要的面积开销。
一种三维忆阻器状态逻辑电路逻辑实现方法

[发明专利]一种三值局部有源忆阻器仿真器-CN201911042693.X在审
发明人：韩春艳;董玉姣 -专利权人：滨州学院
申请日： 2019-10-30 - 公布日： 2019-12-20 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了一种三值局部有源忆阻器仿真器。本发明根据数学模型设计局部有源忆阻器仿真器，仿真器电路包括集成运算放大器U1和乘法器U2、U3、U4、U5、U6，集成运算放大器U1连接输入端，即三值局部有源忆阻器的电压u和电流i的测试端；集成运算放大器U1和乘法器U2、U3、U5、U6用于实现积分运算、求和运算和反相运算，求得控制忆导值的状态变量，得到我们需要的忆导控制函数。通过乘法器U4，得到我们最终的忆阻器电流量。本发明提出了一种实现三值局部有源忆阻器特性的仿真器，用于模拟三值局部有源忆阻器的伏安特性，便于对三值局部有源忆阻器进行实验和应用研究。
忆阻器集成运算放大器乘法器仿真器数学模型设计仿真器电路实验和应用伏安特性积分运算控制函数求和运算状态变量测试端电流量输入端反相运算研究

[发明专利]一种逻辑电路及其实现方法及电子设备-CN202310495520.3在审
发明人：李中华;袁欣欣;苏康 -专利权人：山东云海国创云计算装备产业创新中心有限公司
申请日： 2023-04-27 - 公布日： 2023-07-28 - 主分类号： H03K19/20 文献下载
摘要：本发明涉及电学技术领域，并具体公开了一种逻辑电路及其实现方法及电子设备，逻辑电路包括第一晶体管非门电路、第二晶体管非门电路、第三晶体管非门电路、第一忆阻器、第二忆阻器、第三忆阻器、第四忆阻器、第五忆阻器、第六忆阻器，基于第一晶体管非门电路、第二晶体管非门电路、第三晶体管非门电路、第一忆阻器、第二忆阻器、第三忆阻器、第四忆阻器、第五忆阻器和第六忆阻器之间的连接关系实现了异或功能。本发明的方案，通过将忆阻器与晶体管相结合，实现了逻辑电路的异或逻辑功能，与基于CMOS晶体管的逻辑电路相比，大大减少了占用面积和功耗。
一种逻辑电路及其实现方法电子设备

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