[发明专利]3D堆叠的半导体器件及其制造方法、3D存储器、电子设备在审
| 申请号： | 202310080910.4 | 申请日： | 2023-02-08 |
| 公开（公告）号： | CN116761423A | 公开（公告）日： | 2023-09-15 |
| 发明（设计）人： | 桂文华;王祥升;戴瑾;王桂磊;艾学正;毛淑娟;于伟 | 申请（专利权）人： | 北京超弦存储器研究院 |
| 主分类号： | H10B12/00 | 分类号： | H10B12/00 |
| 代理公司： | 北京安信方达知识产权代理有限公司 11262 | 代理人： | 陈丹;龙洪 |
| 地址： | 100176 北京市大兴区北京*** | 国省代码： | 北京;11 |
| 权利要求书： | 暂无信息 | 说明书： | 暂无信息 |
| 摘要： | 一种3D堆叠的半导体器件及其制造方法、3D存储器、电子设备，所述3D堆叠的半导体器件包括多个晶体管和字线；多个晶体管分布于不同层、沿着垂直于衬底的方向堆叠且周期性分布，晶体管包括栅电极、环绕栅电极侧壁的半导体层、设置在栅电极的侧壁与半导体层之间的栅极绝缘层，栅电极沿着垂直于衬底的方向延伸，每个晶体管的栅电极为字线的一部分，多个晶体管的多个半导体层间隔设置并断开；字线贯穿不同层，包括字线本体和设置在字线本体上的凸起，字线本体沿着垂直于衬底的方向延伸，字线的凸起延伸到间隔设置的半导体层之间；多个半导体层分布在字线本体侧壁的不同区域。本实施例提供的方案，可以减小或消除刻蚀工艺对沟道的影响。 | ||
| 搜索关键词： | 堆叠 半导体器件 及其 制造 方法 存储器 电子设备 | ||
【主权项】：
暂无信息
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