[实用新型]一种超结VDMOS器件有效
| 申请号： | 201921231619.8 | 申请日： | 2019-07-31 |
| 公开（公告）号： | CN209963063U | 公开（公告）日： | 2020-01-17 |
| 发明（设计）人： | 任敏;谭键文;骆俊毅;李泽宏;张波 | 申请（专利权）人： | 电子科技大学;电子科技大学广东电子信息工程研究院 |
| 主分类号： | H01L29/06 | 分类号： | H01L29/06;H01L29/78 |
| 代理公司： | 51232 成都点睛专利代理事务所(普通合伙) | 代理人： | 敖欢;葛启函 |
| 地址： | 611731 四川省成*** | 国省代码： | 四川;51 |
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| 摘要： | 本实用新型提供一种超结VDMOS器件，包括第一导电类型重掺杂半导体衬底、金属化漏极电极、第一导电类型半导体柱区、第二导电类型半导体柱区，第一导电类型半导体柱区、第二导电类型半导体柱区从下至上共有3个掺杂浓度依次递增的区域，由于P/N柱掺杂浓度采用从下至上递增的变掺杂分布，并且通过载流子寿命控制缩短了JFET区载流子寿命，因此能够降低流过采用所述结构的超结VDMOS的基区的电流强度，从而有效抑制超结VDMOS内部寄生三极管的导通，减小器件发生SEB的几率，同时，P/N柱上部掺杂浓度较高，会在JFET区下方、P/N柱上部形成高的势垒，减缓栅极下方电荷的聚集速率，加上JFET区对载流子寿命的控制，因此也可以有效抑制SEGR的发生。 | ||
| 搜索关键词： | 第一导电类型 载流子寿命 导电类型半导体 掺杂 超结VDMOS 半导体柱 有效抑制 柱区 超结VDMOS器件 本实用新型 寄生三极管 金属化漏极 掺杂分布 依次递增 电荷 电极 重掺杂 衬底 导通 基区 减小 势垒 半导体 递增 | ||
【主权项】：
1.一种超结VDMOS器件，包括第一导电类型重掺杂半导体衬底(2)、位于第一导电类型重掺杂半导体衬底(2)背面的金属化漏极电极(1)、位于第一导电类型重掺杂半导体衬底(2)正面的第一导电类型半导体柱区(3)和第二导电类型半导体柱区(4)，第一导电类型半导体柱区(3)和第二导电类型半导体柱区(4)交替设置，第二导电类型半导体柱区(4)的顶部具有第二导电类型半导体基区(5)，所述第二导电类型半导体基区(5)的侧面和第一导电类型半导体柱区(3)直接接触，所述第二导电类型半导体基区(5)中分别具有第一导电类型重掺杂半导体源区(6)和第二导电类型重掺杂半导体体区(7)，栅氧化层(8)覆盖于第一导电类型半导体柱区(3)和部分第二导电类型半导体基区(5)的上表面，多晶硅栅电极(9)位于栅氧化层(8)上表面，金属化源极(11)位于多晶硅栅电极(9)之上，且与多晶硅栅电极(9)之间通过场氧化层(10)相隔离，所述金属化源极(11)的部分下表面与第一导电类型重掺杂半导体源区(6)和第二导电类型重掺杂半导体体区(7)直接接触，其特征在于：第一导电类型半导体柱区(3)的杂质总量和第二导电类型半导体柱区(4)的杂质总量满足电荷平衡条件，第一导电类型半导体柱区(3)从下至上共有3个掺杂浓度依次递增的区域，依次为第一导电类型第一掺杂区域(31)、第一导电类型第二掺杂区域(32)、第一导电类型第三掺杂区域(33)；所述第二导电类型半导体柱区(4)从下至上共有3个掺杂浓度依次递增的区域，依次为第二导电类型第一掺杂区域(41)、第二导电类型第二掺杂区域(42)、第二导电类型第三掺杂区域(43)；第一导电类型半导体柱区(3)的顶部设有JEFT区(18)，所述JEFT区(18)的载流子寿命低于超结VDMOS器件的其他区域。/n
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