[发明专利]一种分裂栅SiC垂直功率MOS器件及其制备方法在审
| 申请号： | 201910511754.6 | 申请日： | 2019-06-13 |
| 公开（公告）号： | CN110197850A | 公开（公告）日： | 2019-09-03 |
| 发明（设计）人： | 刘莉;杨银堂 | 申请（专利权）人： | 西安电子科技大学 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L29/423;H01L21/336 |
| 代理公司： | 北京一格知识产权代理事务所(普通合伙) 11316 | 代理人： | 滑春生 |
| 地址： | 710071*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明公开了一种分裂栅SiC垂直功率MOS器件及其制备方法，采用新型分裂栅结构，常规沟槽VDMOS器件具有非常大的栅‑漏重叠电容。由于栅漏电荷密勒效应，当元件处于高频状态中，器件的频率响应大大降低，导致器件性能损失。要优化VDMOS在高频条件下的工作性能，分裂栅结构(Split gate)便在此时应运而生，该结构降低了栅漏电容，改善了槽栅VDMOS的器件性能。它的导通电阻不但低于不同MOS，而且开关特性更加优秀。 | ||
| 搜索关键词： | 分裂栅 垂直功率 器件性能 制备 常规沟槽 导通电阻 高频条件 高频状态 工作性能 开关特性 密勒效应 频率响应 栅漏电荷 栅漏电容 重叠电容 槽栅 优化 | ||
【主权项】：
1.一种分裂栅SiC 垂直功率MOS器件，其特征在于，包括N+/N‑型SiC衬底基片，其构成是在N‑漂移区的底部设有N+衬底层，在N‑漂移区的上面设有左右对称的P‑阱区，在两个P‑阱区的上部相背对的一侧各设有P+接地区，在两个该P+接地区相对的一侧设有N+源区，在两个该N+源区相对的一侧留有P‑WELL阱区；在两个该N+源区之间的上面设有栅极绝缘层，在该N+源区和P+接地区的上面设有源电极；在该栅极绝缘层的上面左右对称并间隔设置有两个栅电极；在所述的栅电极和源电极的上面设有互连电极。
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