[发明专利]具有减少延时的全加器电路有效
| 申请号： | 201910091855.2 | 申请日： | 2019-01-30 |
| 公开（公告）号： | CN110858136B | 公开（公告）日： | 2021-11-30 |
| 发明（设计）人： | 魏瑛君;谢明翰;杨任航 | 申请（专利权）人： | 联发科技股份有限公司 |
| 主分类号： | G06F7/501 | 分类号： | G06F7/501 |
| 代理公司： | 北京市万慧达律师事务所 11111 | 代理人： | 白华胜;赵赫文 |
| 地址： | 中国台湾新竹市*** | 国省代码： | 台湾;71 |
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| 摘要： | 全加器电路包括进位输出生成电路以及和位生成电路。所述进位输出生成电路配置于基于第一输入信号、第二输入信号以及第三输入信号生成第一输出信号。所述和位生成电路配置于接收所述第一输出信号以及基于所述第一输入信号、所述第二输入信号、所述第三输入信号以及所述第一输出信号生成第二输出信号。所述第一输出信号以及所述第二输出信号提供关于所述第一输入信号、所述第二输入信号以及所述第三输入信号的算术运算结果。所述和位生成电路包括第一上拉网络以及第一下拉网络。在所述第一上拉网络以及所述第一下拉网络的一个或两者中有至多两个堆叠的晶体管。 | ||
| 搜索关键词： | 具有 减少 延时 全加器 电路 | ||
【主权项】：
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