[发明专利]根据PVT操作条件的变化优化电路性能的芯片设计方法在审
| 申请号： | 201910088801.0 | 申请日： | 2019-01-30 |
| 公开（公告）号： | CN110134979A | 公开（公告）日： | 2019-08-16 |
| 发明（设计）人： | 金智娟;黄殷珠 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 北京市柳沈律师事务所 11105 | 代理人： | 邵亚丽 |
| 地址： | 韩国*** | 国省代码： | 韩国;KR |
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| 摘要： | 提供了一种设计具有集成电路的芯片的方法。该方法包括：获得关于形成集成电路的多个单元和多个连线的根据工艺、电压和温度(PVT)端角变化的增量单元延迟和增量连线延迟；通过使用增量单元延迟和增量连线延迟，分析关于根据集成电路中的多个路径的PVT端角变化的延迟的灵敏度；基于分析的结果确定所述多个路径当中的N个灵敏度关键路径，其中N是大于或等于0的整数；以及基于确定的结果执行工程变更命令(ECO)。 | ||
| 搜索关键词： | 延迟 连线 集成电路 增量单元 灵敏度 端角 工程变更命令 关键路径 结果确定 芯片设计 优化电路 分析 芯片 | ||
【主权项】：
1.一种设计具有集成电路的芯片的方法，所述方法包括：获得关于形成集成电路的多个单元和多个连线的根据工艺、电压和温度PVT端角变化的增量单元延迟和增量连线延迟；通过使用增量单元延迟和增量连线延迟，分析关于根据集成电路中的多个路径的PVT端角变化的延迟的灵敏度；基于分析的结果确定所述多个路径当中的N个灵敏度关键路径，其中N是大于或等于0的整数；以及基于确定的结果执行工程变更命令ECO。
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