[发明专利]根据PVT操作条件的变化优化电路性能的芯片设计方法

说明书

提供了一种设计具有集成电路的芯片的方法。该方法包括：获得关于形成集成电路的多个单元和多个连线的根据工艺、电压和温度(PVT)端角变化的增量单元延迟和增量连线延迟；通过使用增量单元延迟和增量连线延迟，分析关于根据集成电路中的多个路径的PVT端角变化的延迟的灵敏度；基于分析的结果确定所述多个路径当中的N个灵敏度关键路径，其中N是大于或等于0的整数；以及基于确定的结果执行工程变更命令(ECO)。

相关申请的交叉引用

本申请要求于2018年2月2日在韩国知识产权局提交的韩国专利申请第10-2018-0013436号和于2018年8月6日在韩国知识产权局提交的韩国专利申请第10-2018-0091443号的权益，其公开内容通过引用整体并入本文。

技术领域

本发明构思涉及一种芯片设计方法，并且更具体地，涉及一种根据工艺、电压和温度(Process,Voltage,and Temperature，PVT)条件的变化来优化电路性能的芯片设计方法。

背景技术

由于微工艺(microprocess)的分散(dispersion)的相对增加(工艺变化)、根据使用场景的操作电压调整(电压变化)以及使操作环境多样化(温度变化)，高性能电路可以被设计为在宽PVT范围内操作。随着PVT操作条件变化，晶体管和电路互连的延迟特性或功率特性发生变化，因此电路性能变化很大。

为了考虑根据PVT操作条件而变化的电路的特性来确保一致的操作，可以选择各种PVT端角(PVT corner)并且可以将每个PVT端角所需的性能确定为规范。然后可以执行多端角签核(sign-off)流程(flow)，使得电路满足每个PVT端角中的相应规范。在这样的流程中，通过示出通过静态时序分析(static timing analysis，STA)找到的时序关键路径满足规范，能够完成每个端角的时序签核。

尽管上述方法确保了每个签核端角中的电路性能，但是当电路在签核端角外的条件下操作时，不能保证电路性能满足目标规范。

发明内容

本发明构思的实施例提供了一种芯片设计方法，其可以提供在各种工艺、电压和温度(PVT)操作下匹配目标规范的电路操作。

根据本发明构思的一个方面，提供了一种设计具有集成电路的芯片的方法，该方法包括获得关于形成集成电路的多个单元和多个连线的根据PVT端角变化的增量单元延迟和增量连线延迟，通过使用增量单元延迟和增量连线延迟，分析关于根据集成电路中的多个路径的PVT端角变化的延迟的灵敏度，基于分析的结果确定多个路径当中的N个灵敏度关键路径，其中N是大于或等于0的整数，并且基于确定的结果执行工程变更命令(engineering change order，ECO)。

根据本发明构思的另一方面，提供了一种通过使用与多个PVT端角相对应的设计数据来设计具有集成电路的芯片的方法，该方法包括在多个PVT端角当中选择第一PVT端角和第二PVT端角，分析关于根据从集成电路中的多个路径的第一PVT端角到第二PVT端角的PVT端角变化的延迟的灵敏度，基于分析的结果从多个路径当中检测在除了上述PVT端角之外的第三PVT端角处预期违反时序约束的路径，并且基于检测的结果执行工程变更命令(ECO)。

根据本发明构思的另一方面，提供了一种非暂时性处理器可读存储介质，其上存储有能够由处理器执行以用于设计具有集成电路的芯片的指令，该处理器被配置为获得关于形成集成电路的多个单元和多个连线的根据工艺、电压和温度(PVT)端角变化的增量单元延迟和增量连线延迟，通过使用增量单元延迟和增量连线延迟来分析关于根据集成电路中的多个路径的PVT端角变化的延迟的灵敏度，基于分析的结果确定多个路径当中的N个灵敏度关键路径，其中N是大于或等于0的整数，并且基于确定的结果执行工程变更命令(ECO)。

附图说明

通过以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，其中：