[发明专利]使用分数N PLL的片上系统时钟相位管理有效
| 申请号： | 201880060983.4 | 申请日： | 2018-08-30 |
| 公开（公告）号： | CN111149299B | 公开（公告）日： | 2023-08-15 |
| 发明（设计）人： | 庄敬承;F·波苏 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | H03L7/197 | 分类号： | H03L7/197;G06F1/04;H03L7/23 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 董莘 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 一种时钟分布架构被提供，其中来自多个分数N PLL的输出时钟信号具有已知的相位关系，因为每个分数N PLL被配置为响应于参考时钟信号的对应边缘而开始相位累加。 | ||
| 搜索关键词： | 使用 分数 pll 系统 时钟 相位 管理 | ||
【主权项】：
暂无信息
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