[发明专利]使用分数N PLL的片上系统时钟相位管理

说明书

一种时钟分布架构被提供，其中来自多个分数N PLL的输出时钟信号具有已知的相位关系，因为每个分数N PLL被配置为响应于参考时钟信号的对应边缘而开始相位累加。

相关申请的交叉引用

本申请要求于2017年9月21日提交的美国专利申请第15/711,918号的优先权及其权益。

技术领域

本申请涉及分数N(fractional-N)锁相环(PLL)，并且更具体地涉及多个分数NPLL的相位对准。

背景技术

诸如片上系统(SoC)的集成电路通常包括由对应时钟信号计时的子系统(诸如，接收器和发射器)。为了保持各种子系统被同步，常规的SoC包括参考时钟发射器，该参考时钟发射器将参考时钟提供给多个PLL。每个PLL将输出时钟信号提供给对应的子系统。在图1中示出了用于SoC 100的时钟分布架构示例。SoC 100包括n个子系统：从第一子系统105、接着第二子系统110等、到最后的第n子系统115。每个子系统由对应的时钟信号计时。因此，第一子系统105由第一时钟信号clk1计时，第二子系统110由第二时钟信号clk2计时等等，使得第n子系统115由第n时钟信号clkn计时。每个时钟信号由分数N PLL产生。第一分数N PLL(PLL1)产生第一时钟信号clk1，第二分数N PLL(PLL2)产生第二时钟信号clk2等等，使得第n分数N PLL(PLL_n)产生第n时钟信号clkn。响应于来自参考时钟源120(诸如，晶体振荡器)的参考时钟信号Fref，每个分数N PLL产生其时钟信号。

在SoC 100中使用分数N PLL在用于子系统的计时的频率方面提供了更大的灵活性。相反地，来自整数N(integer-N)PLL的时钟频率与参考时钟具有整数关系。但是，分数NPLL从此类整数关系解放(untether)子系统计时，使得子系统时钟频率可以与参考时钟具有非整数关系。尽管分数N PLL因此提供了有利的频率灵活性，但它们的使用在各个子系统时钟之间引入了相位模糊。尤其是，当对应的子系统在休眠操作模式或睡眠操作模式中时，每个分数N PLL被关闭是常规的，以启用SoC 100的低功率操作。因此，每个分数N PLL仅在诸如通过多比特启用信号125命令而启用时才操作。由于在分数N PLL中的分数分频，针对子系统的计时频率将具有相位关系，该相位关系取决于特定子系统何时被启用而变化。该随机相位关系在许多应用中是有问题的。例如，在多输入多输出(MIMO)操作期间的上行链路和下行链路中，已知的相位关系避免不必要的通道估计。此外，在子系统之间的非期望的耦合可以通过针对子系统计时的最优相位关系而被最小化。另外，当子系统计时具有已知的相位关系时，跨时钟域的数据和信号切换被简化。

因此，在本领域中存在针对时钟相位管理的需要，其中来自分数N PLL的输出时钟信号具有已知的相位关系。

发明内容

为了提供在来自多个分数N PLL的输出时钟信号之间的已知相位关系，每个分数NPLL被配置为响应于参考时钟信号的对应边缘而开始相位累加，以便开始驱动输出时钟信号。例如，第一分数N PLL可以响应于参考时钟信号的第一边缘而开始。类似地，第二分数NPLL可以响应于参考时钟信号的第二边缘而开始，等等。以这种方式，每个分数N PLL具有与参考时钟信号同步的已知起始时间。在操作期间，每个分数N PLL调整其输出时钟信号以与参考时钟信号相位对准。因此，所产生的输出时钟信号有利地拥有彼此已知的相位关系。此外，每个分数N PLL可以被配置为通过已知的起始相位或偏移来偏移相位累加。

这些和其他有利特征可以通过以下详细描述而被更好地理解。

附图说明

图1图示了用于SoC的常规时钟分布架构，其中子系统由分数N PLL计时。

图2图示了根据本公开的一方面的用于SoC的时钟分布架构，其中由分数N PLL子系统计时的时钟具有已知相位关系。